溢出判断，两数大小比较（verilog版）

最新推荐文章于 2024-06-25 16:56:19 发布
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文章标签： 硬件工程
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本文链接：https://blog.csdn.net/chenmindi/article/details/130552609
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文章介绍了在Verilog中，尽管通常使用补码表示，但在处理无符号数时，会扩展最高位并截断至32位。通过双符号位运算判断溢出，若结果为01则表示上溢，10表示下溢，00或11则无溢出。同时，文章展示了如何使用减法来比较32位数的大小，如果最高位为0，说明结果是整数且大于对方。
摘要由CSDN通过智能技术生成

verilog中，都是以补码表示，布尔类型的0和1本来是没有符号的，人为认为最高位为符号位，且NC-verilog也会把数当成有符号数。硬件设计中，当进行无符号数运算的时候，扩展最高位，结果截断位32位（32位数位例），然后人为看成无符号数。（个人理解）
1、溢出判断
用变形补码进行双符号位运算（正数符为00,负数符号以11）
若运算结果的符号位为"01",则上溢；
若结果双符号为10,则下溢出；
若结果的双符号位为00或11，无溢出。

2、大小判断

两个32位数，例：[31:0]   src1和src2;

assign   Equal =  （src1== src2）；

wire [32:0] Dst_S;

assign Dst_S =  {src1[31],src1} - {src2[31],src2}

if（ !Equal  &&  !Dst_S[32] )

则src1 > src2;

注：1、两数相减不会溢出，判断Dst_S的最高位为0，则可以知道结果为整数，即大于。

2、此处用减法来比较大小，是为了共用加法器。

七七CC
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