Verilog/VHDL 语言描述规范

3         VHDL/Verilog HDL设计

       基于VHDL/Verilog HDL 描述语言具有不同的优缺点，两者可以互为补充。为此我们不强制规定开发人员使用的描述语言种类。基于混合设计的趋势，建议开发人员熟悉两者描述语言，方便同事间开发设计相互借鉴和学习。

3.1         编程风格（Coding Style）要求

3.1.1          文件

（1）       建议每个进程（process）或（always）一般应存在于单独的源文件中，通常源文件名与所包含实体（entity）或模块名（module）相同。

（2）       整个体系结构中，同一信号用相同的名字表示；

（3）       参数和文本宏的常数名字用大写字母表示；端口、信号、结构体和实例名字用小写表示；

（4）       实例名字和模块名字必须一致；

（5）       多位总线描述位数顺序必须一致，eg [X..0]

（6）       每个源文件代码不能超过1000行代码（包括注释）。