u011393762的博客

原创 set_input_delay的理解

set_input_delay的理解

原创 lattice VCS&Modelsim仿真

lattice VCS&Modelsim仿真

原创 gvim清除^M

gvim清除^M

原创 mobaxterm按方向键就自动输出数字

在使用mobaxterm终端连接虚拟机的时候，键盘右方向连续输出6，上方向连续输出8，下方向连续输出2，home输出7，等等。。。。。。。查找原因说的是mobaxterm的bug，将windows端输入法切换好ENG，问题及解决。。。...

原创 linux之vim&gvim

linux之vim&gvim

原创 SDR屏幕放HDR(HLG)视频画面泛灰

SDR屏幕放HDR(HLG)视频画面泛灰

原创 锁存器、D触发器、寄存器理解

1、锁存器 锁存器对脉冲的电平敏感，也就是电平触发，在有效的电平下，锁存器处于使能状态，输出随着输入发生变化，此时它不锁存信号，就像一个缓冲器一样；在锁存器没有使能时，则数据被锁住，输入信号不起作用，此时输出一直为锁存的状态信息（锁存最后一拍数据）。我们常见的锁存器有SR锁存器、D锁存器、JK锁存器等1.1、锁存器工作原理 其中D为输入信号，当E为高时，输出Q即为输入的D；当E为低时，Q保持E为高时的最后一次状态，也就是锁存过程。1.2、锁存器优缺点...

原创 quartus21.2 & modelsim 联合仿真

quartus21.2版本能够比较好的支持modelsim仿真，modelsim不在需要事先添加仿真库。在quartus21.2版本进行简单设置即可使用。1、RTL代码完成后，代码综合。2、Tools -> Generate simulator setup script for IP3、选择仿真文件存放路径，点击OK我存放路径为：D:\fpga_work\saturability_engine\testbench。在该文件路径下自动生成common/libraries/mento.

原创 HDR之HLG

转载 FIFO深度计算

一、异步FIFO1. 假设两个异步时钟clk_a和clk_b，clk_a=148.5M，clk_b=140M。如图所示，clk_a时钟域中连续1920个16bit的数据通过data_valid标记，有效数据之后，紧接着720个无效数据时钟周期。请问，该数据通过异步fifo同步到clk_b时钟域，异步fifo的最小深度是多少？请写出计算过程。...

原创 FPGA基础知识记录

一、高速接口8B/10B的作用？ 在数字通信中编码和加扰的作用是不同的。编码通常有信源编码和信道编码，8b/10b是信道编码,信道编码的作用是通过增加冗余（此外冗余为2b）以提高数据传输的可靠性。加扰的作用可以从物理实现方面说明.在发送信号中加入扰码,目的是避免出现连0或1,便于接收机从接收信号中提取定时时钟。二、两个触发器做建立保持时间分析模型中，涉及到那些参数？Tclk2q：第一个寄存器时钟CLK到Q端的延时（个人理解类似于Tco）Tcomb：组合路径和布线延迟。Ts...

原创 学习SOC--RTL代码编写指南

1、模块RTL代码编写前都必须准备设计说明书。一般来说，设计说明书主要描述一下内容： 1.1、模块功能简要介绍 1.2、模块接口信号以及系统框图 1.3、模块寄存器地址及功能描述 1.4、时钟信号连接（Multicycle Path/False Path/Negedge Clock/Generated Clock） 1.5、复位信号连接（Gated Reset/Soft Reset） 1.6、模块挂载总线--ARM公司的AMBA和AXI总线，...

原创 学习SOC《一》SOC设计与EDA工具

动态验证：动态验证也叫仿真，是指从电路的描述提取模型，然后将外部激励信号或者数据施加与此模型，通过观察模型在外部激励信号作用下的实时响应来判断该电路是否实现预期功能。动态验证工具，如电路仿真工具SPICE，TimeMill、NanoSim，以及逻辑仿真工具VCS、Verilog-XL，NC Verilog、Modelsim等。静态验证：某些电路设计移植，一般不需要对新电路进行仿真，而直接通过EDA工具来分析该电路的功能是否与原电路一致。等效性检查（equivalence check）是目前形式验证的主流

转载 学习数字电路-时序约束

本文转载IC_learner - 博客园数字IC之路-SDC篇（一）：基本的时序路径约束_u012675910的博客-CSDN博客_sdc约束 RTL代码描述了电路的时序逻辑和组合逻辑，即RTL代码体现了电路的寄存器结构和数目、电路的拓扑结构、寄存器之间的组合逻辑功能以及寄存器与I/O端口之间的组合逻辑功能。但代码中并不包括电路的时间(路径的延时)和电路面积(门数)。综合工具现在不能很好地支持异步电路，甚至不支持异步电路，因此时序路径的约束主要是针对同步电路的，关于异步的电路的约束，后...

转载 学习数字电路低功耗

大佬写得非常详细：基于design compiler中power compiler的低功耗设计方法 - 知乎为了防止再次大意看错，记录下。锁存器门控时钟在时钟CLK为低电平，EN输出到锁存器Q（非D触发器，电平触发。一个D触发器由两个锁存器组成），CLK为高电平，Q端保持。...

转载 SPDIF调试

SPDIF（Sony/Philips Digital Interface ）是SONY、PHILIPS数字音频接口的简称。就传输方式而言，SPDIF分为输出（SPDIF OUT）和输入（SPDIF IN）两种。 就传输载体而言，SPDIF又分为同轴和光纤两种，其实他们可传输的信号是相同的，只不过是载体不同，接口和连线外观也有差异。但光信号传输是今后流行的趋势，其主要优势在于无需考虑接口电平及阻抗问题，接口灵活且抗干扰能力更强。 SPDIF基本上是以AES/...

原创 HDMI_CS4344调试说明

1.目的HDMI RX接收到音频数据包(Audio packet)，FPGA将得到的音频数据包解析并通过I2S协议发送给DAC芯片（CS4344），DAC芯片驱动后端功放以带动喇叭发出正确声音。2.音频基础知识2.1音频编码格式2.1.1L-PCMPCM技术，采用最简单的二进制编码，将量化的数据以二进制码流的形式进行存储，没有进行加密编码。L-PCM是更高采样精度和深度的PCM技术。2.1.2 IEC60958https://www.cnblogs.com/fellow1988/p/6.

原创 modelsim SE测试代码覆盖率

1. 选择需要的测试覆盖率项2. 编译需要的 xxx.v文件3. simulate4. 接下来操作跟modelsim波形仿真一致。看到代码覆盖率占比

原创 Matlab标定_opencv立体校正

菜鸟中的菜鸟对C++不是非常熟悉，双目标定原理实在是看不懂。故选择相对简单地采用matlab傻瓜标定+opencv立体校正的方法实现stereo camera calibrator。对于精度什么的还一概不通，后面慢慢学习。。。。。。...

原创 Altera timing analyzer理解

1. 新建工程 -> 逻辑分析仪xxx.stp从工程当中移除

原创 FPGA输入约束分析

参考：https://blog.csdn.net/u012176730/article/details/54426491?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromMachineLearnPai2%7Edefault-1.control&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogC

原创 RTL与LUT的关系理解

quartus EDA工具综合布局布线后，点击“Chip Planner”，Chip Planner打开后可以看到在版图模型中有一个块蓝色区域的颜色变深，说明有该区域的资源被占用，我们知道这是一个逻辑阵列块LAB，我们将该区域放大放大后可以看到蓝色变深的区域中有16个小块，这16个小块就是LE，其中只有一个LE的颜色变是蓝色的，说明该处的资源被使用了，双击蓝色的LE即可观察其内部的结构双击打开LE后内部的结构如下图所示，其中蓝色显示的是真实使用到的结构，灰色的是未使用到的结...

原创 Altera 逻辑锁定

完成RTL之后，编译器综合，布局布线。查看chip planner。查看模块在芯片的实际位置该

转载 altera Quartus DDR2 IPcore例化

转载：https://www.cnblogs.com/xianyufpga/p/13074382.html

原创 PCIE调试笔记理解--TLP理解

PCIE以TLP包的形式传输。在TX端，TLP包按照应用层 -> 传输层 -> 数据链路层 -> 物理层 一级一级的往下传递；RX端与TX端反向传递。PCIE的TLP包由很多很多的类型，在初学者理解调试PCIE的时候，全部理解所有类型的TLP包格式往往有点费劲，往往只需要掌握关键的几个就可以了，后续需要用到来努力学习。MWr，MRd，CPLD三个主要的TLP包。MWr和MRd格式如下：R：0;TC：0;TD(TLP Digest)：0EP(poisoned...

原创 PCIE调试笔记理解--BAR理解

基地址寄存器（BAR）在配置空间（Configuration Space）中的位置：一旦FPGA与CPU linkup succeed，CPU将读取Type 0 Header里面的参数。并将BAR地址映射到CPU总线上的地址。使用FPGA配置生成PCIE IPcore的时候设置参数：CPU按照读取configuration space（Type 0 Header）里面的参数Devicd ID/Subsystem ID/Revision ID/Vendor ID/Subsystem .

原创 PCIE调试笔记理解--link training succeed

PCIE链路 training，主要是PCIE IPcore物理层自动进行的，用户能干预的地方很少。但是可以通过测试LTSSM这个状态机输出的状态判断 training succeed是否成功。假如板卡物理条件和CPU驱动正常条件下，只要配置好IPcore的时钟和复位，Link training succeed一般会成功(其他原因，能力有效还没有遇到)！！！以EP4CGX50器件生成PCIE HARD core为例，记录调试过程：1. 生成IP core参考时钟 refclk=100MHz.

转载 const char * 、char const *、 char * const 三者的区别

参考：https://blog.csdn.net/SilentOB/article/details/76994618C/C++ 中关于以下三种定义：const char *ptr;char const *ptr;char * const ptr;现整理三者之间的区别与联系。一、const char *ptr;*ptr的值为const，不能修改。实验如下：ptr指向str，而str不是const，可以直接通过str变量来修改str的值，但是确不能通过ptr指针来修改。gcc

原创 PCIE调试笔记理解--Refclk

PCIe插槽需要提供参考差分时钟，其频率范围在100MHZ±300ppm。在PCIE IPcore生成过程中含有“Link Control Register”中，“Common Clock Configuration”位当该位为1时，表示该端与PCIE链路对端设备使用“同相位”的参考时钟（如FPGA与CPU相连，FPGA输入的参考时钟由CPU输出，CPU与FPGA有数据差分线tx/rx连接之外，CPU与FPGA还需要有两根差分时钟线连接）；如果为0，表示该设备与PCIE链路的对端设备使用的参考使用是

转载 PCIE调试笔记理解--LTSSM

参考大佬：https://blog.csdn.net/zhuzongpeng/article/details/78995340PCIE硬核内部使用了Serdes实现了高速数据传输，在可以正常通讯之前必要要进行链路初始化与训练（Link initialization & training）,链路初始化与训练是完全有FPGA内部IPcore自己完成的（链路初始化与训练类似于xilinx selectIO 调节Tap和bitslish），理论上用户不需要做处理（是否有操作详见IPcore规格书）。LT

原创 TMC5130调试记录

参考大佬文章：https://blog.csdn.net/liuyi1591537136/article/details/115392064?spm=1001.2014.3001.5501TMC5130最大的优势是stealthChop和spreadCycle相结合，对于需要高速运动的应用， spreadCycle在高速运行更稳定。为了将无噪音与最高的动态性能相结合，可以设置速度阈值将spreadCycle和stealthChop结合在一起(图3.2 )。 stealthChop只在低于这个...

转载 recovery时序优化一例

特权大佬原文链接：https://www.eefocus.com/ilove314/blog/11-09/231460_cdf8b.htmlrecovery时序优化一例recovery时序优化一例TimeQuest中的recovery/removal检查是对工程中的各种异步控制信号（包括异步复位信号、异步使能信号等）的时序进行分析。recovery时间是指在有效时钟沿到来之前异步控制信号必须保持稳定的一段时间，和数据的建立时间概念是相似的；removal时间是指在有效时钟沿到来之后异步控...

转载 彻底理解Intel FPGA时序约束---最后总结（三）

转载大佬文章：https://blog.csdn.net/ciscomonkey/article/details/88877296引言本篇文章用于总结之前学习的time quest，并且我已经能够利用公式，计算出slack了，并能够根据setup slack来更改优化代码了。时光由隔了1个月，时序分析的路没有终点，本篇文章是对之前两篇的总结，然后time quest就暂告一段落了，以后随着学习IO约束等深入学习再来继续补充。目前的两篇已经能够解决大多数问题了。https://blog.csdn.

转载 彻底理解Intel FPGA时序约束---解决方案篇（二）

转载文章：https://blog.csdn.net/ciscomonkey/article/details/88199448

转载 彻底理解Intel FPGA时序约束—基础概念（一）

转载大佬文章：https://www.fpga-china.com/11529.html彻底理解Intel FPGA时序约束—基础概念（一）一、引言时隔一年多，因某些原因，本人对文章内容进行再次审核并更改。FPGA的时序约束其实和IC中的时序约束是有异曲同工之妙，何为约束，以我目前认知水平来看，就是IC设计或者FPGA设计中, 你需要告诉EDA工具，需要建模成一个怎样的模型。好比FPGA来说，如同乐高积木，你需要去指定你最终要综合成为一个怎样的电路模型，你的每一块乐高积木（cell单元）应.

原创 简析步进电机丢步原因

借鉴大佬文章https://moore.live/news/197355/detail/简析步进电机丢步原因步进电机的转速与脉冲频率成正比，即脉冲频率越高步进电机的转速也越高，但提高了脉冲频率虽然达到了提速作用，却损失了力矩。步进电机丢步根据原因就是负载与扭矩不平衡。1. 扭矩小于负载：控制脉冲频率过高。在步进电机供电电源设计好后，定子线圈充电时间常数基本是固定的。假设时间常数是0.02S（0.02S充电到最大值的63%），如果步进电机接受的脉冲周期大于0.04S（占空比为50%，频率小于2

原创 D触发器中PRN、CLRN区别以及复位电平选择

D触发器中PRN、CLRN区别在Quartus II当中查看RTL视图会有PRN和CLRN(CLR)两个引脚的区别PRN是异步置位，可以将输出Q置为输入D（输出Q立马变成输入D）CLRN(CLR)是异步复位，将输出Q置地。

转载 2020-12-24

Modelsim仿真问题$fscanf : Argument 1 is not a valid file descriptor.Modelsim仿真时出现错误$fscanf : Argument 1 is not a valid file descriptor.查询了网络上的信息，是测试文件路径不正确导致的。经过排查，验证了这个推测的正确性。 程序tb_xxx.v里默认的读入路径直接设置成“test_files.txt”，这样的话代表Modelsim的当前目录。需要将xxx.do文件与...

原创 LVDS与单端信号比较

高速差分信号电气规范要求其发送端和接收端之间串接一个电容，以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。1. 差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线

转载 altera 防止reg/wire 优化

转载：https://blog.csdn.net/huxxx250/article/details/107086417/关于SignalTap中的节点查找不到的问题在选择需要查看的信号节点时，有一个信号节点，我翻遍了所有的模块，始终未能看到它的影子，然后上网查了一下，找到了问题所在。因为在使用quartus编译综合时，某些信号会被优化掉，就会导致在查找此信号节点时，会发现找不见。解决方法：1.对于wire型有两种方法：a：wire [31:0] chan_ctrl_dat...