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FPGA图像处理
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Vivado中Debug操作方式总结(ILA)
Vivado中提供了多种Debug的操作方式,下面就来总结一下:方式一:代码中例化ILA IP核需要探测多少个信号,信号的位宽是多少,直接选择即可:下面界面可以选择探测信号宽度以及触发方式:方式二:通过网表标记综合后生成网表,在网表中设置Debug:Mark Debug或者在综合后的原理图中Mark Debug,这和网表debug是一致的:在标记Debug后,就等于选择了需要debug的信号,之后在综合设置里设置Debug参数即可:选择需要Debug的信号,设置时钟域以及触发方式等原创 2021-08-13 14:58:07 · 7023 阅读 · 1 评论 -
verilog中阻塞与非阻塞赋值形象理解
一、阻塞赋值阻塞赋值,顾名思义,即在一个always块中,后面的语句会受到前语句的影响,具体来说,在同一个always中,一条阻塞赋值语句如果没有执行结束,那么该语句后面的语句就不能被执行,即被“阻塞”。也就是说always块内的语句是一种顺序关系,这里和C语言很类似。比如,在C语言中,b=a;c=b;执行的时候就是先执行第一句b=a,然后执行下一句c=b,最后结果是a=c。同样,在时钟沿触发下,always块内,阻塞赋值也是顺序执行,如下代码:always@(posedge clk)原创 2021-08-13 14:26:37 · 352 阅读 · 0 评论