- 博客(50)
- 资源 (10)
- 收藏
- 关注
RSS订阅原创 Tang Prime 20K板OV5640例程
摘要：SiPEED Tang Primer 20K核心板采用GW2A-LV18PG256C8/I7主芯片，配备HDMI输出和DVP摄像头接口（支持OV2640/OV5640）。板载JTAG下载器通过USB Type-C实现供电与调试。文中camera_hdmi例程提供了OV5640的RGB565输出寄存器配置代码（共90个寄存器设置）。
2025-07-31 21:17:52
581
原创 Verilog与SytemVerilog差别
SystemVerilog是Verilog的扩展和增强，在硬件设计和验证能力上都有显著提升。Verilog主要用于RTL设计和门级建模，支持基本数据类型和简单控制结构；而SystemVerilog新增了高级数据类型（如结构体、枚举）、模块化设计特性（接口、包）以及面向对象编程等验证功能（约束随机测试、断言、覆盖率）。目前，SystemVerilog向下兼容Verilog，但SystemVerilog提供了更强大的设计和验证能力。
2025-07-31 20:21:40
791
原创 Tang Prime 20K板I2S输入输出例程
本文介绍了Tang Primer 20K开发板的音频功能验证方案。该开发板采用GW2A-LV18PG256C8/I7主芯片，集成HDMI输出、DVP接口、3.5mm耳机接口等，支持通过USB Type-C进行供电和调试。作者使用板载3.5mm音频接口配合GY-PCM2706 USB转I2S模块进行音频输入输出测试，实现了48KHz的音频播放功能。
2025-07-23 22:40:58
628
原创 I2S音频的时钟
I2S音频总线标准包含4个关键信号：主时钟MCK（晶振产生，采样率的256倍）、左右声道时钟LRCK（等于采样率）、位时钟BCK（采样率×位数×通道数）和数据线DAT。其中LRCK区分左右声道（高电平左声道），BCK控制数据传输（每时钟1位）。需注意不同文档可能对SCK/BCK/MCK的命名存在差异，实际应用需参考具体规格。该标准主要用于数字音频设备间的高质量串行数据传输。
2025-07-21 21:47:52
791
原创 Tang Prime 20K板OV2640例程
基于Tang Primer 20K开发板的OV2640摄像头采集验证，采用GW2A-LV18PG256C8/I7主芯片，支持HDMI输出和DVP接口。修改了原OV5640例程的I2C寄存器设置，适配OV2640的8bit地址和RGB565采集模式。通过USB Type-C线实现供电与调试，最终实现摄像头数据采集并通过HDMI显示。
2025-06-29 23:04:08
704
原创 V-by-One V1.4协议介绍
日本THine Electronics, Inc.所研发的V-by-One® HS技术，是专门面向图像传输开发出的数字接口标准，未来将成为数字显示接口技术后LVDS的解决方案之一。V-by-One® HS是利用差分线缆来传输高画质影像的新技术，由1到32组讯号配对组合，每组讯号的最大传输速度为4Gbps。
2025-06-27 23:48:51
1828
原创 DP1.4_AUX辅助通道数据解析
本文通过逻辑分析仪抓取DisplayPort接口的AUX辅助通道通信数据，详细解析了DP显示连接建立过程的四个关键阶段：1)读取显示器DPCD基础信息（包括链路速率和通道数）；2)通过I2C-over-AUX协议获取EDID显示参数；3)读取HDCP加密协议支持信息；4)执行链路训练过程（包括TPS1-TPS2阶段的时钟恢复和信号调整）。该分析为DP接口调试和兼容性问题排查提供了参考。
2025-06-19 21:53:50
2087
原创 如何抓取DP_AUX辅助通道数据
DisplayPort的AUX辅助通道是用于配置参数传输的双向差分信号通道。目前可以通过逻辑分析仪进行采集分析，但多数设备不支持DP_AUX协议解析。实际操作中，可先将差分信号通过FPGA转换为单端信号再采集。皇晶逻辑分析仪配合专用转接板可实现协议解析，但存在信号干扰问题。该方法能有效捕捉链路训练过程中的EDID和DPCD寄存器数据，为DisplayPort接口调试提供重要参考。需注意差分信号转换时的电平设置和抗干扰措施。
2025-06-11 19:59:38
1748
1
原创 DisplayPort 2.0协议介绍（2）
介绍DP2.0Link layer链路层到PHY Logical Sub-layer物理逻辑子层的映射，以及物理逻辑子层的部分概念。
2025-06-09 22:54:42
1617
原创 DisplayPort 2.0协议介绍（1）
本文介绍了DisplayPort 2.0协议相比DP1.4a的主要技术变化。DP2.0采用了128b/132b编码方式，传输速率提升至10Gbps/lane(DP2.1强制支持更高速率)。文章分析了128b/132b编码在链路层的改进：采用32bit符号取代8bit，统一使用MST传输模式，以LLCP包为边界，并引入两种占位符机制。这些改动使DP2.0需要独立实现128b/132b和8b/10b两套编码通路以保持向下兼容。
2025-06-05 22:54:16
1710
原创 双或四像素转单像素仿真
本文介绍了视频传输中不同像素模式（单像素、双像素、四像素）的区别，主要在于每个时钟周期传输的像素数量和位宽不同。双像素和四像素模式可以降低传输时钟频率至标准VESA时序的一半或四分之一。重点介绍了双像素和四像素模式转换为单像素模式的实现方法，包括通过PLL提高时钟频率、使用FIFO进行数据位宽转换和跨时钟域处理。提供了仿真工程框图及结果。
2025-06-02 14:53:45
617
原创 支持单双及四像素模式的testpattern仿真
本文介绍了一个支持单像素、双像素和四像素模式的testpattern图像测试仿真工程。该工程包含config_m模块（生成时序参数）、testpattern模块（生成测试图）和monitor模块（转存BMP位图）。用户可通过Modelsim运行仿真，可连续生成3帧测试图。通过BMP_LINK参数可选择1/2/4像素模式，BMP_MODE参数可选彩条/网格/灰阶等五种图像类型，并支持自定义分辨率设置（宽度需为4的倍数）。
2025-05-25 15:24:57
654
原创 单像素与双像素或4像素转换仿真
随着视频分辨率的提升（如4K、8K），像素时钟频率显著增加，例如8K@60Hz的像素时钟频率高达2089.750MHz。为了降低FPGA图像处理中的时钟频率，可以采用双像素模式或4像素模式，通过增加位宽来减少时钟频率。在视频传输中，单像素模式每个时钟传输1个像素点（24bit），双像素模式传输2个像素点（48bit，时钟频率减半），4像素模式传输4个像素点（96bit，时钟频率降至四分之一）。仿真工程展示了从单像素模式到双像素或4像素模式的转换过程，并通过仿真波形验证了转换的正确性。
2025-05-17 09:57:29
903
原创 GBK与UTF-8编码问题(2)
在Python中使用open函数打开文本文件时，如果文件内容包含中文且显示乱码，通常是由于文件编码与默认编码不匹配所致。默认编码在Windows上通常是ANSI（如GBK），而在Linux/macOS上通常是UTF-8。解决方法有两种：一是在open函数中明确指定编码为utf-8，如open(filename, 'r', encoding='utf-8')；二是将文件编码转换为与默认编码一致，如使用Notepad++将文件编码改为GBK。
2025-05-13 21:42:19
718
原创 GBK与UTF-8编码问题(1)
在编译Python代码时，如果遇到“SyntaxError: (unicode error) 'utf-8' codec can't decode byte 0xc4 in position 0: invalid continuation byte”类似错误，通常是因为文件编码方式与Python解释器的编码解析方式不一致。提供两种可行的解决方法。
2025-05-12 23:05:26
651
原创 8b10b编解码仿真
8B/10B编码是一种将8位数据转换为10位符号的编码技术，由IBM工程师于1983年提出。其核心目标是通过引入冗余位实现直流平衡和时钟同步，广泛应用于高速数据传输场景。编码原理将8位数据分为高5位和低3位，分别编码为6位和4位符号，最终合并为10位符号。编码后的符号分为数据符号（D码）和控制符号（K码），并通过偏置值（Running Disparity, RD）机制保持整体平衡。
2025-05-09 23:31:28
1373
原创 DP1.4数据格式分析
学习DisplayPort最好的方法是在学习协议的同时能够抓取实际的数据查看。以下是DP接收实际抓取的数据。总的来说，DP传输数据时序与VESA时序是很接近的。也是以帧为单位，每帧有消隐行和数据有效行。
2025-04-26 11:07:58
1341
原创 FWFT_FIFO和Standard_FIFO对比仿真
在FPGA中使用FIFO时，如果使用FPGA厂商提供的FIFO IP，一般都会有First Word Fall Through FIFO和Standard FIFO类型选项，那么这两种FIFO有什么差异么。通过仿真对比，First Word Fall Through FIFO相比Standard FIFO最大的差别就是在读使能有效时，数据立刻输出没有延时。
2025-04-25 22:41:49
1618
1
原创 从FPGA实现角度介绍DP_Main_link主通道原理
DisplayPort（简称DP）是一个标准化的数字式视频接口标准，具有三大基本架构包含影音传输的主要通道（Main Link）、辅助通道（AUX）、与热插拔（HPD）。Main Link：用来传输各种类型的视频数据和音频数据，Main Link由1~4对差分线构成，这些数据线是单向的，从source指向sink。Main Link具体需要几对数据线，取决于屏幕的分辨率和颜色位数。
2025-04-19 22:52:25
1534
原创 DP 32bit位宽数据扰码实现和仿真
32bit数据扰码，每个时钟输入数据位宽为32bit，LFSR需要有四组，分别是移位8个时钟周期后输出，移位16个时钟周期后的输出，移位24个时钟周期后的输出，移位32个时钟周期后的输出，再根据DP协议规则分别与32bit数据中的4个字节按位异或输出，输出数据为32bit。
2025-04-17 23:29:16
521
原创 DP 16bit位宽数据扰码实现和仿真
如何在1个时钟就能完成16bit数据的扰码呢？输入16bit数据可以分成2个8bit数据，其中1个8bit数据是与移位了8bit的LFSR的输出相异或，另1个8bit数据是与移位了16bit的LFSR的输出相异或。所以需要有2组LFSR寄存器。
2025-04-15 23:13:25
571
原创 DP扰码LFSR输出公式推导
要得到n个时钟后LFSR输出值，可以将运算过程n次迭代后得到最终输出表达式。这样利用最终输出表达式，只需1个时钟就可以得到原先8个时钟以后的输出值。
2025-04-12 14:46:12
314
原创 DP扰码模块verilog仿真
在DisplayPort 1.4协议中，为了减少EMI，在8B/10B编码之前，需进行扰码Scramble。LFSR每移位8个bit后，用最高有效 8 位以相反的位顺序与一个字节数据进行异或从而实现数据加扰/解扰。如果数据是K码，则不进行异或，直接输出K码数据。
2025-04-10 22:10:11
487
原创 DP_AUX辅助通道介绍
DisplayPort（简称DP）是一个由PC及芯片制造商联盟开发，视频电子标准协会（VESA）标准化的数字式视频接口标准。其中辅助通道（AUX）是一条独立双向半双工的传输通道，它也是一对差分信号线。其数据传输速率1Mbps，用来传输配置参数与指令。
2025-04-09 21:43:22
3733
原创 HDMI接口类型介绍
HDMI可用于机顶盒、DVD播放机、数字音响与电视机等设备。HDMI可同时发送音频和视频信号，由于音频和视频信号采用同一条线材，大大简化系统线路的安装难度。HDMI目前主要有五种HDMI接口，分别是A，B，C，D，E Type。
2025-04-02 21:48:48
1176
原创 DisplayPort和HDMI各版本差异对比
DisplayPort简称DP，由VESA（PC及显示器行业联盟）制定，最新版本DP 2.1带宽可达80Gbps，主要服务于PC及专业显示器领域。我们来看看DP各版本有哪些差异。
2025-04-01 21:28:42
5074
原创 3种实现MIPI_CRC模块的verilog代码仿真
MIPI（Mobile Industry Processor Interface）协议标准中计算数据校验和的方法是用16bit CRC校验来实现，生成多项式是x^16 + x^12 + x^5 + x^0。这里提供3种verilog实现代码并进行仿真验证。
2025-04-01 08:36:54
892
原创 不同插值算法图像缩放效果对比
图像缩放Scaler功能是图像处理中的一种常用功能，目的是将输入图像从一种分辨率转换到另一种分辨率输出。介绍了不同插值算法，并对图像缩放效果做了对比。
2025-03-31 20:31:32
984
原创 CRC校验verilog代码生成工具介绍
CRC校验verilog代码生成工具，在cmd命令提示符窗口，进入解压后目录crc-gen，输入命令 举例：D:\crc-gen> crc-gen verilog 8 16 1021，即可在当前窗口产生verilog代码。
2025-03-29 16:14:01
939
原创 UART转APB模块ModelSim仿真
APB(Advance Peripheral Bus)也是一种常用的FPGA内部总线接口。UART转APB模块用于实现一种简单的通过上位机控制FPGA内部寄存器的方式。上位机通过串口助手发送读写寄存器的指令，UART转APB模块接收指令后解析出地址，命令，数据信息，然后转成APB总线格式输出。
2025-03-26 00:12:10
1078
原创 BMP位图格式解析和Modelsim仿真
介绍在硬件描述语言仿真平台中如果能简单地载入BMP图像文件和输出图像文件，并对BMP文件格式做个简单介绍。
2025-03-19 20:24:13
1215
原创 UART转AHB模块ModelSim仿真
UART转AHB模块用于实现一种简单的通过上位机控制FPGA内部寄存器的方式。上位机通过串口助手发送读写寄存器的指令，UART转AHB模块接收指令后解析出地址，命令，数据信息，然后转成AHB总线格式输出。
2025-03-17 21:20:35
1089
原创 UART转AHB总线接口参考设计介绍
Tang Nano 4K开发板上实现的UART转AHB总线接口参考设计，通过配置寄存器改变testpattern。
2025-03-14 00:07:28
478
原创 帧率转换原理及读写指针实现
因为视频信号在传输过程中，输入和输出的帧率可能不同，例如输出要求固定是60帧/s，而输入是30帧/s，50帧/s，或是75帧/s等等，为了保证图像仍然连续传输，无撕裂现象，那么就需要做帧率转换。
2025-03-10 23:28:13
843
原创 TangNano4K板改OV2640彩色输出
Tang Nano 4K开发板原来自带的参考例程中，ov2640摄像头配置的是RAW10格式，所以图像就是以灰度图呈现。修改初始化寄存器配置后，改成RGB565彩色图像显示。
2025-03-09 10:39:24
690
原创 介绍一个能支持高带宽的EDID编辑软件
软件名称叫980 Manager 4.24.16，是一款由Quantum Data公司发布的EDID编辑软件。
2025-03-06 23:15:32
1756
原创 Tang Nano 4K开发板HDMI输出例程
Tang Nano 4K是由开源硬件厂商SiPEED矽速科技推出，基于高云半导体的小蜜蜂系列 GW1NSR-LV4C设计，内置M3硬核。板卡虽然小巧，但也包含有HDMI输出，DVP接口（外接OV2640摄像头），2个按键，1个LED灯，并且所有IO资源引出，方便开发者拓展使用。另外JTAG下载器已集成在板上，只需一根USB Type-C的线就可以实现下载调试，板卡供电也是依靠这条Type-C的线。
2025-03-02 00:30:36
1198
原创 国产FPGA开发板选择
选择合适的FPGA开发板是学习和开发FPGA的关键步骤，本文罗列了一些淘宝上的FPGA开发板店铺。希望读者能根据自身需求和预算，选择到合适的FPGA开发板，提升学习和开发效率。
2025-02-16 00:02:22
5961
2
Tang Nano 4K开发板参考例程更新IP
2025-03-03
UART转AHB总线接口verilog实现参考设计
2025-03-13
UART转APB接口总线Modelsim仿真工程
2025-03-19
UART转AHB总线接口Modelsim仿真工程
2025-03-14
EDID文件格式转换工具2
2022-04-23
RGB to YC颜色空间转换仿真
2019-03-13
用于DP接口的HDCP on DisplayPort Specification Rev2-3
2025-06-17
DisplayPort 2.0协议标准
2025-06-08
视频双像素模式转单像素模式仿真工程
2025-05-29
视频四像素模式转单像素模式仿真工程
2025-05-29
支持单双及四像素模式testpattern仿真工程
2025-05-24
8b/10b编解码verilog仿真工程
2025-04-28
First Word Fall Through FIFO与Standard FIFO对比仿真
2025-04-24
显示技术DisplayPort 1.4标准详解：视频音频数据传输接口设计与优化
2025-04-19
DP 32bit位宽数据扰码模块仿真
2025-04-17
DP 16bit位宽数据扰码模块仿真
2025-04-15
DisplayPort 8bit数据扰码模块verilog仿真
2025-04-10
MIPI CRC校验功能实现verilog代码仿真
2025-03-31
CRC校验verilog代码生成工具
2025-03-29
用python语言实现的MIPI ECC和CRC计算工具
2025-03-27
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人