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crazyeden
这个作者很懒,什么都没留下…
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HLS学习(一)接口管理
来源:UG902 第一章 第五节 Managing Interfaces 接口不仅涉及到数据的输入输出效率,还涉及到生成IP之后,如何进行和PS的连接等问题,所以这个地方还是要仔细做个笔记。 #include "sum_io.h" dout_t sum_io(din_t in1, din_t in2, dio_t *sum) { dout_t temp; *sum = in1 + in2 ...原创 2019-01-24 10:47:37 · 4388 阅读 · 0 评论 -
HLS学习(二)Using AXI4 Interfaces
第一部分 AXI4-Stream Interfaces 暂时不细看。 第二部分 AXI4-Lite Interface 作用:use an AXI4-Lite interface to allow the design to be controlled by a CPU or microcontroller。 HLS会自动给各个使用axilite接口的port分配地址,会在驱动文件...原创 2019-01-24 10:47:55 · 6161 阅读 · 3 评论 -
HLS学习(三)pipeline指令的使用和line buffer
该部分内容来在UG998 Data Rate Optimization HLS产生的模块只能连接一个单端口,一个clock只能收发数据,因此必须避免输入数据带宽限制,使用HLS自己综合出的内存。因为PL综合出来的,相对于PL 部分可以叫做internal memory。类似于处理器的片上缓存。这图像处理领域这个叫做line buffer. 在UG998 P48中对line buff...原创 2019-01-31 15:44:21 · 4834 阅读 · 0 评论 -
Zynqnet(五) fpga_top解析(一)
论文地址:https://github.com/dgschwend/zynqnet/blob/master/zynqnet_report.pdf 项目地址:https://github.com/dgschwend/zynqnet 背景:该函数取自FIRMWARE中,该部分代码是运行在异构开发板上的代码,既可以使用FPGA进行加速,也可以选择只在ARM端运行。核心函数是fpga_top,这个函数...原创 2019-02-01 11:41:51 · 1191 阅读 · 0 评论 -
Zynqnet(六) fpga_top解析(二)
Zynqnet(五) fpga_top解析(一) https://blog.csdn.net/crazyeden/article/details/86654922 按照算法流程图,将会进行以下模块的计算,按照 y->x-> ch_in->ch_out->window_compute. 以下用保留主要演示代码: // Y Loop for (y = 0; y &l...原创 2019-02-03 17:41:29 · 708 阅读 · 0 评论