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转载 Linux内核中ioremap映射的透彻理解

几乎每一种外设都是通过读写设备上的寄存器来进行的，通常包括控制寄存器、状态寄存器和数据寄存器三大类，外设的寄存器通常被连续地编址。根据CPU体系结构的不同，CPU对IO端口的编址方式有两种：　　（1）I/O映射方式（I/O-mapped）　　典型地，如X86处理器为外设专门实现了一个单独的地址空间，称为"I/O地址空间"或者"I/O端口空间"，CPU通过专门的I/O指令（如

2014-10-23 09:06:09 278

原创 Verilog中“&”和“&&”在硬件中的区别

“&”位与，“&&”逻辑与。下面以一个Verilog测试程序为例，说明两者之间的区别： module test (CLK, AA, BB, CC, AOUT, BOUT, COUT, DOUT); input CLK; input[3:0] AA,BB,CC; output AOUT,BOUT,COUT,DOUT; reg AO...

2013-05-02 10:24:27 13491 3

转载如何在quartus2里面，隐藏源码？

如何在quartus2里面，隐藏源码？在某些场合，可能我们并不希望自己的源码被人看见，比如几方合作的情况。那么应该如何设计呢？xilinx的ISE工具，这方面网上资源比较多，按照步骤生成ngc文件即可。而QUARTUS2这方面网上介绍得很少，不过其实也是可以的。这就得利用quartus2的增量式编译来完成，关键在于qxp类型文件。下面举个例子来说：１.新建工程，然后添

2013-04-19 16:52:16 1842

转载 Nios II中的DMA传输

Nios II中的DMA传输有以下三种形式：1、存储器到存储器这种情况下需要同时打开发送通道和接收通道，而且源地址和目标地址都是自增的。tx = alt_dma_txchan_open("/dev/dma_0");//打开发送通道dma_res = alt_dma_txchan_send(tx, tx_buf, 32, NULL, NULL); // tx_b

2013-03-28 20:49:02 1033

转载 FPGA你必须知道的那些事儿

为什么大量的人会觉得FPGA难学？作为著名FPGA提供商Altera授权的金牌培训师，本管理员决心开贴来详细讲一下菜鸟觉得FPGA难学的几大原因:1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。 FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固

2013-03-25 20:46:00 572

转载基于Nios II的DMA传输

在系统运行时，当需要传输大量数据时，可以采用DMA的方式进行传输，以解脱出CPU来处理其他命令。 Nios II中的DMA传输有以下三种形式：1、存储器到存储器这种情况下需要同时打开发送通道和接收通道，而且源地址和目标地址都是自增的。//打开发送通道tx = alt_dma_txchan_open("/dev/dma_0");

2013-03-25 20:06:24 1227

转载 verilog HDL 的阻塞和非阻塞语句分析

在FPGA设计中完全透视verilog HDL 的阻塞和非阻塞语句，是个人在verilog HDL运用中的一些心得体会。阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。理解不清或运用不当，都往往会导致设计工程达不到预

2013-03-23 15:51:55 502

转载 Verilog 非阻塞赋值的仿真/综合问题

在 Verilog 语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全明白“非阻塞赋值”在仿真器（符合 IEEE 标准的）里是怎样被设定执行的，以及什么时候该用“非阻塞赋值”。这篇文章将介绍怎样设定“非阻塞赋值”和“阻塞赋值”，给出了重要的使得编码可以被正确地综合的编码指导方针，和避免仿真竞争的编码风格细节。 1.0 介绍众所周知的逻

2013-03-23 15:51:04 1960

转载 IOWR_ALTERA_AVALON_PIO_DATA函数用法

在Nios II中选中类如IOWR_ALTERA_AVALON_PIO_DATA的函数--->Open Definition--->会看到#define IOWR_ALTERA_AVALON_PIO_DATA(base, data) IOWR(base, 0, data)在这里,我们看到我们想找到的函数实际是 IOWR;同时,其他诸如此类函数有:#define IOADDR

2013-03-13 21:42:14 1790

转载 FPGA设计的常用思想与技巧

本文讨论的四种常用 FPGA/CPLD 设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是 FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD 设计工作种取得事半功倍的效果。 FPGA/CPLD 的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和

2013-03-13 21:40:30 514

独行者