如何在quartus2里面，隐藏源码？

如何在quartus2里面，隐藏源码？

 

在某些场合，可能我们并不希望自己的源码被人看见，比如几方合作的情况。那么应该如何设计呢？

xilinx的ISE工具，这方面网上资源比较多，按照步骤生成ngc文件即可。而QUARTUS2这方面网上介绍得很少，不过其实也是可以的。这就得利用quartus2的增量式编译来完成，关键在于qxp类型文件。

下面举个例子来说：

１.新建工程，然后添加源文件。这里以模10的计数器为例：

//        file:         bb_creat.v
//    　　author:        yaopingdian
//        function:     blackbox_creat. creat a black box for a verilog file
//        data:         2011.10.31
module    bb_creat(
        clk,
        rst_n,
        cnt
        );
input                 clk;
input                 rst_n;
output reg   [3:0]    cnt;

always@(posedge clk or negedge rst_n)
if(!rst_n)    cnt<=4'd0;
else    if(cnt<10)    cnt<=cnt+1'b1;
else    cnt<=4'd0;

endmodule

２.编译整个工程，然后打开ｔｅｃｈｎｏｌｏｇｙ　ｍａｐ　ｖｉｅｗｅｒ观察。

３.打开之后可以观察到，确实生成了一个模１０的计数器。

４. 在工程目录下面查看生成的文件，并未发现上述的ｑｘｐ文件。

５.在工程管理目录ｐｒｏｊｅｃｔ里做如下设置

 

在弹出的框中选中直接点击ＯＫ

可以发现，现在工程管理向导与刚才比，发生了变化。

最后按照下面所示路径，导出ＱＸＰ文件。

 

如下图所示，可以根据需要，选择不同时期的网表。点击之后，可以在工程目录中找到ｑｘｐ类型的文件。

到此为止，第一步已经完成了。我们可以将此ｑｘｐ文件以及接口说明交给其它，避免了源文件泄露。

 

第二部就是如何在新的工程里面使用ｑｘｐ文件。

１.新建工程，注意芯片应该选择同一款

２.在工程管理向导里，将ｑｘｐ文件添加进工程

３.编写顶层文件，利用第一步的接口说明例化文件。注意与例化megarcore并不相同，它不需要blackbox文件，而是直接根据模块名以及IO信息调用。假如添加一个空壳文件，反而因为多次定义而报错。

module top(
    clk,
    rst_n,
    o_data
    );
input clk,rst_n;
output [3:0] o_data;    
bb_creat    bb_creat_u(
    .clk(clk),
    .rst_n(rst_n),
    .cnt(o_data)
    );
endmodule

４.编译整个工程，然后打开ｔｅｃｈｎｏｌｏｇｙ　ｍａｐ　ｖｉｅｗｅｒ观察，得到了与第一次一样的结果。注意，如果从ＲＴＬ　ｖｉｅｗｅｒ来看的话，是个空壳子，必须从ｔｅｃｈｎｏｌｏｇｙ　ｍａｐ　ｖｉｅｗｅｒ才能看到。

hunger defines me.