Xilinx ISE相关

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Xilinx ISE Design Suite 10.x FPGA开发指南.逻辑设计篇[田耘 著][2008]

1. 与win8 64位不兼容

通过运行bin\nt\xsetup.exe安装32位的版本。

2.时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。

组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

3.怎样由真值表得到逻辑电路？

列出输出为1时，输入的表达式的组合。

4. Schematic 用图表的方式来生成逻辑电路。

sch文件是逻辑电路图，

Test Bench WaveForm：利用画图的方式来生成输入输出信号。

5. 错误：Unknown Signal 1722：启动

1. Start> type: services.msc

2. Enable "WebClient" only.

3. Return ISE simulation, and rerunSimulation Behavioral Model

4. This error should be minimized.

6. 错误：FATAL_ERROR:Simulator:Fuse.cpp:164:$Id: Fuse.cpp,v 1.35 2007/11/07 21:25:47（没有解决）

好像是同时运行两个仿真出现的错误，关掉一个就好了，fuse嘛~呵呵~~

http://hi.baidu.com/jadekung/item/e383f1ccd456afd1974452cb

7. 变量声明两次会出错。