dadaozhijiancoding-CSDN博客

原创 GTP发送端时钟网络走向

外部时钟假设是125M差分时钟，经过差分转单端后，转为125M的单端时钟分别输入PLL0和PLL1，经过PLL内部的转化，转化为PLLCLK_OUT，然后到达再进一步转化得到线速率。转化公式如下图PLL输出为PLLCLKout。flinerate为线速率。PLL输出的时钟再经过/(1,2,4,8) /4,5 /2 后得到PMA的时钟和PCS的时钟。然后通过选择有...

2019-12-17 21:21:28 517

原创 Verilog代码风格

经验之谈模块之间松耦合。意思就是模块与模块之间不能有互相有控制关系的信号，比如A模块的a信号控制B模块内部的b信号，这样一旦a信号修改逻辑，B模块内部的b信号逻辑就同样会变动，不利于版本迭代维护，且出bug概率较大。最好的做法为A与B模块间只传递数据，debug时只需debug他们之间的数据是否有误即可。每个模块只做一件事。意思就是每个模块实现的功能尽可能单一，这样就不会有很多逻辑缠绕在一...

2019-12-17 20:25:28 167

转载（转载）7系列高速收发器总结 GTP IP核配置篇

原文链接：http://www.cnblogs.com/moluoqishi/p/8158020.html  ...

2019-11-21 14:14:56 1075

转载（转）xilinx serdes时钟纠正clock correction

1、时钟纠正原理时钟纠正比较简单，下面一个图就能说清楚。首先为什么要使用时钟纠正，是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样，但是会有略微的不同，正是这样导致内部的FIFO有可能读空和写满，这样就会导致传输错误。与其传输出错误，不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列，在FIFO快读空时加入这个序列。由于收发双...

2019-11-21 11:00:22 407

转载计算机科学基础知识（一）:The Memory Hierarchy

作者：linuxer 发布于：2014-6-16 19:54 分类：基础学科一、前言最近一个问题经常萦绕在我的脑海：一个学习电子工程的机械师如何称为优秀的程序员？（注：本文作者本科学习机械设计，研究生转到电子工程系学习，毕业后却选择了系统程序员这样的职业）。经过思考，我认为阻挡我称为一个优秀程序员的障碍是计算机科学的理论知识。自然辩证法告诉我们：理论源于实践，又指导实践，她们是相辅相成的关...

2018-09-23 10:41:17 545