关于DDR的一些科普

最新推荐文章于 2025-12-18 20:15:21 发布

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#数据结构

从软件或用户的角度看，内存地址空间是一个连续的、线性的数组。但从物理硬件（DRAM芯片） 的角度看，访问一个数据单元的地址是一个多维的坐标。

这种“四维”结构并非随意设计，而是为了在容量、速度、功耗和成本之间取得最佳平衡。

为什么是“四维”地址？

这四维通常是：Rank > Bank > Row > Column。

Channel
- 第一级，通常在内存控制器层面。 现代系统支持双通道、四通道等。每个通道是独立的数据通路和地址命令总线。你拥有的内存条会安装到不同的通道上，这提供了最顶层的并行性。
Rank
- 属于同一个通道内的结构。一个物理内存条（DIMM）上可以有一颗或多颗DRAM芯片。这些芯片并联在一起，共同组成一个数据位宽（如64位）的实体，就是一个Rank。
- 同一个通道内可以有多个Rank（通过片选信号 CS_n 选择）。访问不同Rank的数据比访问同一Rank内不同Bank的延迟稍高，但可以隐藏预充电等操作。
Bank
- 这是并行性的关键。每个DRAM芯片内部，会被划分成多个独立的子阵列，称为Bank（通常是4、8、16个）。每个Bank都有自己的行缓冲。
- 不同Bank可以并行工作。当对一个Bank进行预充电或行激活时，控制器可以立刻去操作另一个Bank。这极大地隐藏了DRAM的高延迟。
Row （行）
- 在每个Bank内部，存储单元被组织成一个巨大的二维矩阵。Row就是这个矩阵的“一行”。访问数据时，必须先将目标Row整行数据（通常是数千位）激活，读入该Bank的行缓冲。这个操作称为 ACTIVATE ，耗时较长（tRCD）。
Column （列）
- 一旦数据在行缓冲中，就可以通过列地址快速地读取或修改特定的数据块（比如64字节的突发长度）。这个操作很快。读取后，如果下次要访问同一Bank的不同Row，必须先将当前Row写回并预充电，这个操作也很耗时。

一个完整的物理地址访问流程示例：
假设要访问地址 A，内存控制器会将其转换为：
(Channel C, Rank R, Bank B, Row R, Column C)。

激活通道 C 的命令总线。
向该通道发送命令，选中 Rank R 上的 Bank B。
发送 ACTIVATE 命令，打开该Bank内的 Row R（数据进入行缓冲）。
等待 tRCD 后，发送 READ/WRITE 命令，指定 Column C。
数据在总线上传输。
最后，发送 PRECHARGE 命令，将行缓冲写回并关闭该Row，为下次访问做准备。

DDR “训练” 与多维地址的关系

DDR训练的核心目的，就是让内存控制器能够准确地在这个复杂的四维物理结构上发送命令和采样数据。

训练过程中，控制器会向DRAM写入并读取一系列精心设计的测试模式。这些模式需要考虑地址的各个维度，因为：

地址线时序校准： 地址/命令信号到达不同Rank、不同Bank的距离有微小差异。训练（尤其是写电平训练）要确保ACTIVATE或READ命令能同时有效抵达所有目标。
检测地址映射缺陷： 某些物理地址位（比如高位地址位）可能因为PCB布线问题，对信号完整性更敏感。训练需要通过遍历不同的地址模式来发现并规避问题。
避免访问冲突与最大化并行： 一个健壮的训练算法生成的测试序列，应能有效覆盖各种Bank、Row的切换场景，从而暴露出时序边界问题（如 tRRD, tFAW, tRC 等）。

总结：线性 vs 四维

视角	地址表现形式	特点
软件/CPU视角	线性地址	从 `0x00000000` 到 `0xFFFFFFFF` 的连续空间。由内存管理单元和内存控制器负责翻译。
物理/DRAM视角	四维坐标 `(Ch, Rank, Bank, Row, Col)`	一个分层的、蜂窝状的结构。访问延迟和效率高度依赖于访问模式（如顺序访问 vs 随机访问，是否同行等）。