Xilinx工具箱
佑尘
知行合一,道术兼修,内圣外王
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vivado HLS在不同位置添加pipeline对延时的影响
硬件加速最主要的效果就体现在对循环体的并行化处理,在vivado HLS中对for循环添加Directive时如果位置没选好的话,对性能的影响还是非常大的。以下试验针对在for循环两种不同位置添加pipeline然后C综合后的结果进行对比,对比发现第一种方法比第二种快约2*10的三次方倍。第二种方法比不加pipeline快约2*10的三次方倍。结论:有pipeline比没pipeline好,在整个循环体外加pipeline比在循环体内加效果更好方法1.延时最小的添加方法...原创 2021-04-20 14:28:49 · 821 阅读 · 0 评论 -
vivado HLS 开发工具设置代码字体大小和回退快捷键
前言 最近用vivado HLS工具做图像处理模块的开发,在使用过程中遇到几个操作上不方便的设计,因此发这篇博客来针对这几个问题做一说明,先看一下HLS张什么样,如下图红框中所示。问题1:代码字体太小打开HLS,添加源代码文件后发现代码字体太小,看的眼睛疼,通常设置字体大小需要到Window选项下属性(preference)中进行设置,不过不太好找也不太好记,今天改完明天忘。那么有没有好记的快捷键?有,亲测有效放大字体快捷键:Ctrl+shift++缩小字体快捷键:...原创 2021-03-18 12:05:17 · 2415 阅读 · 0 评论 -
Xilinx Bram IP core操作说明
BRAM在小数据量缓存中应用颇多,最常用的就是乒乓操作。原创 2021-03-01 13:27:11 · 813 阅读 · 0 评论 -
Zynqmp 裸机核间通信
关键字:Xilinx FPGA 、Zynq UltraScale+ MPSoC、核间通讯、裸机、AMP、zcu106开发板APU和APU 无所谓CPU0 是裸机还是uco还是Linux,核间通讯的本质是软中断。什么是软中断?由软件触发的中断就叫软中断。由于我在实际项目中使用的CPU0、CPU1都是裸机,因此就以裸机为例子来说明核间通讯测试。 Xilinx vivado SDK的各种例子是我的第一手资料。手上有FPGA工程师提供的HDF(您应该知道我说的是哪个文件)文...原创 2020-10-27 16:59:10 · 3755 阅读 · 9 评论 -
vivado 2018.3 SDK 源码文件中文注释乱码解决办法
1.右键有乱码的源文件->属性2.Resource->Text file encoding->other->utf-83.点击OK,解决原创 2020-09-03 10:00:59 · 8349 阅读 · 0 评论 -
petalinux 一些常用命令备忘
关键词:Xilinx,FPGA,petalinux工作中经常使用petalinux工具生成zynq的启动镜像,有些命令长时间不用容易忘记,有些命令太长记起来费劲,现在把一些常用的命令摘出来不常用,基本不用的你就在ug1144里待着吧1.创建一个petalinux工程命令 petalinux-create -t project -s <PATH_TO_PETALINUX_PROJECT_BSP> 这是有BSP文件的情况下,用BSP编译出来的镜像太大,有许多没用...原创 2020-05-21 13:46:23 · 600 阅读 · 0 评论