vivado HLS在不同位置添加pipeline对延时的影响

最新推荐文章于 2024-05-04 23:55:56 发布
最新推荐文章于 2024-05-04 23:55:56 发布
阅读量770 收藏 6
点赞数 1
分类专栏： Xilinx工具箱
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Deep_win/article/details/115905306
版权

        硬件加速最主要的效果就体现在对循环体的并行化处理，在vivado HLS中对for循环添加Directive时如果位置没选好的话，

对性能的影响还是非常大的。以下试验针对在for循环两种不同位置添加pipeline然后C综合后的结果进行对比，对比发现第一

种方法比第二种快约2*10的三次方倍。第二种方法比不加pipeline快约2*10的三次方倍。

结论：有pipeline比没pipeline好，在整个循环体外加pipeline比在循环体内加效果更好

 

方法1.延时最小的添加方法

C综合结果显示：

方法2.延时稍大的

C综合结果显示：

方法3.不加pipeline

C综合结果显示：

 

佑尘
关注
  • 1
    点赞
  • 踩
  • 6
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Vivado HLS 教程.pptx
07-07
Vivado Hls C入门详解教程，附带有各个流程的使用和配合，并附有代码示例，可在Vivado 2017.4 上进行学习测试
Vivado HLS教程.pdf
11-16
Vivado HLS的设计流程一般包括添加源文件、设置约束、优化和综合，以及生成RTL代码和仿真验证。用户可以通过图形化界面或命令行进行操作，实现快速原型验证和硬件性能优化。 总的来说，Vivado HLS教程为学习FPGA...
Vivado流水线pipline，4级流水线实现全加器
weixin_39578861的博客
05-28 3785
所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一集插入寄存器组并暂存中间数据,K级的流水线就是从组合逻辑的输入到输出恰好又K个寄存器组，每一级一个寄存器组，上一级的输出是下一级的输出而又无反馈的电路。(夏宇闻---Verilog数字系统设计教程) ...
“#pragma HLS pipeline”语句的含义
qq_62199813的博客
06-12 272
在高层次综合（HLS）中，`#pragma HLS pipeline`是一种指令或者编译器指令，用于告诉 HLS 工具通过流水线的方式来实现计算。该指令会将一个循环、函数或其他可迭代的代码块拆分成多个阶段，并将数据从一个阶段传递到下一个阶段。但同时需要注意，当使用该指令时可能会增加资源消耗，因为每个流水线阶段都需要占用一定的硬件资源。需要注意的是，该指令不保证总体的正确性和功能性，因此需要开发人员自己保证程序的正确性。
Vitis HLS 学习笔记--HLS流水线基本用法
最新发布
hi94的博客
05-04 777
本文介绍了使用pipeline进行硬件优化的基本方法，并通过示例展示了不同优化方式的性能影响。针对累加计算函数，我们通过内外层循环的pipeline优化和数组访问优化，显著提高了时序性能，从405个周期降至3个周期。这些优化方法可有效应用于其他硬件设计中，提高性能和效率。
Vivado HLS循环语句优化
XiXi_happy的博客
10-11 461
谨慎使用rewind。在directive中添加pipeline并且执行rewind操作，代码在运行中会出现全局变量数值更新错位的情况，无法在HLS中成功生成波形图。在添加pipeline后先完整跑一边代码，执行成功后，若有需要再在pipeline中添加rewind操作，谨慎执行rewind操作。
Vivado使用技巧（22）：综合策略与设置的选择
热门推荐
FPGADesigner的博客
08-25 3万+
综合（Synthesis）是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集，以及XDC设计约束文件（基于工业标准的SDC文件），此外还支持RTL属性来控制综合细节。 综合设置选项 在Flow Navigat...
HLS新手入门教程
凳子花❀的博客
02-16 8995
HLS新手入门笔记
学习VivadoHLS例程中文版借鉴.pdf
12-14
Vivado HLS 例程中文版借鉴.pdf 本资源提供了 Vivado HLS 例程中文版的学习指南，涵盖了接口综合的主要功能和接口综合。该教程由四个实验练习组成，涵盖了 RTL 设计、I/O 协议和高层次综合的实现。 实验 1：块级 I...
gemm_hls:在Xilinx FPGA的Vivado HLS中实现的基于可伸缩脉动阵列的矩阵矩阵乘法
05-06
该存储库包括用于Xilinx FPGA的矩阵矩阵乘法（A * B = C）的纯Vivado HLS实现，使用Xilinx Vitis / SDx / SDAccel实例化内存和PCIe控制器并与主机接口。 在上进行的实验实现了一半，单精度和双精度的462 GFLOP / s...
vivado hls 的html版说明书
01-08
在将代码综合为硬件之前，Vivado HLS提供基于C的仿真器，允许对设计进行功能验证。HTML文档会详细讲解如何设置仿真参数和分析仿真结果。 7. **IP核生成** 经过优化和验证后，Vivado HLS可以生成IP核，这个IP核...
Vivado HLS常用优化命令介绍
louvinci的博客
02-22 2464
HLS 简介 Xilinx Vivado HLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如Verilog或VHDL语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。但是目前，使用者在没有硬件基础的情况下仍难通过该工具将算法高效地部署。此过程中，用于制导的pragma优化命令的使用对最终RTL代码生成影响很大，有关各种优...
HLS学习（三）pipeline指令的使用和line buffer
crazyeden的博客
01-31 4813
该部分内容来在UG998 Data Rate Optimization    HLS产生的模块只能连接一个单端口，一个clock只能收发数据，因此必须避免输入数据带宽限制，使用HLS自己综合出的内存。因为PL综合出来的，相对于PL 部分可以叫做internal memory。类似于处理器的片上缓存。这图像处理领域这个叫做line buffer. 在UG998 P48中对line buff...
HLS基础学习
alangaixiaoxiao的博客
11-29 2772
一、循环优化 Pipeline:流水线操作 iteration latency:每次循环迭代所需要的时钟周期数 2.Unroll:循环展开 每一个循环都时分复用同一个电路，循环展开相当于把该电路进行逻辑复制 二、数组分割 dim=1,表示该数组是一维数组； ...
【雪天鱼】Vitis HLS 学习笔记(1) Pipelining 流水线
一名FPGA芯片设计爱好者的技术博客
04-22 575
可以在一次迭代中完成原先的 LOOP_J 所有计算，而 LOOP_I 没有过多的数据依赖， i 的值是已知的0~19, 所以猜测这里通过表达式优化，直接把所有循环都展开了。这里我们就可以看出来，对循环的总延迟影响比较大的是 Trip Count 和 II，而 Trip Count 在设计中一般是和实现的算法绑定的比较深的，能比较自由优化的往往是 II， II=3时，可以看到 LUT 是比 II=1时 少用了一些资源，说明当优化 II 时，可能会导致额外的资源开销。最终，函数返回这个累加的结果。
Vivado HLS #pragma 学习笔记（一）
qq_42376352的博客
12-10 3084
资源类型 #pragma HLS RESOURCE variable=<temp> core=<Xilinx core> //temp:变量名 Xilinx core :类型 #pragma HLS RESOURCE variable=temp core=AddSub_DSP //指定计算的资源类型 #pragma HLS RESOURCE variable=InitPara core=RAM_2P_...
HLS优化设计(一)
风间琉璃的博客
11-08 3552
HLS设计优化。
HLS优化总结
tiaozhanzhe1900的博客
11-29 6855
文章目录1 任意精度数据类型2 unroll&amp;amp;amp;amp;amp;amp;pipeline2.1 循环平坦化2.2 循环展开2.3 循环合并3 dataflow4 数组4.1 array partition4.2 array reshape 部分内容总结自https://blog.csdn.net/weixin_41967965/article/details/82080230 http://www.openhw.o...
vivado HLS pipeline rewding
12-01
在Vivado HLS中，Pipeline可以通过指定循环的迭代次数来实现。 下面是一个简单的Vivado HLS Pipeline的例子： ```c++ void example_pipeline(int in[100], int out[100]) { #pragma HLS PIPELINE II=2 for (int ...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值