HLS_ug871笔记

July 23, 2016
作者：dengshuai_super
出处：http://blog.csdn.net/dengshuai_super/article/details/52004095
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来源：

Chapter 10：Using HLS IP in a Zynq AP Soc Design

Lab 1: Implement Vivado HLS IP on a Zynq Device

这个实验练习集成了HLS IP 和（被HLS创建用来控制“实现在Zynq设备上的”设计的IP的）软件驱动程序。

Step 4：Creating an IP Integrator Block Design of the System

（1）Create Block Design
（2）Add IP（ZYNQ7 Processing System）
（3）双击IP，Presets—>选择板子型号
（4）MIO Configuration—> Application Processor Unit—->取消对Timer 0的选择（被选择的定时器都被取消）
（5）Interrupts—->Fabric Interrupts—->选择IRQ_F2P[15:0]—->OK
（6）单击Run Block Automation—>确认processing_system7_0被选择—->确认Apply Board Presets没被选择（如果选择了，它将重新应用我们第4步取消的定时器，造成Zynq设计块中有额外的端口）
（7）Add HLS IP
（8）单击Run Connection Automation（自动连线）
（9）选择S_AXI_HLS_MACC_PERIPH_BUS—>单击OK
（10）连接hls_macc_0的中断引脚interrupt(光标变成铅笔形状) 到PS7（processing_system7_0）上的IRQ_F2P[0:0]端口。
（11）选择Address Editor选项卡，确认hls_macc_0周围都有一个主地址范围。如果没有，点击Auto Assign Address。
（12）单击Validate Design图标，验证设计。
（13）在成功验证后，保存块设计。

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Step 5： Implementing the System

在进行系统设计之前，你必须生成执行源（implementation sources）并创建一个HDL包装器作为合成和实现的顶层模块。
（1）返回到Project Manager窗口。
（2）右键Design Sources下的Zynq_Design（.bd对象）—>Generate Output Products
（3）Generate
（4）右键Design Sources下的Zynq_Design（.bd对象）—>Create HDL Wrapper—>OK
设计源文件树的顶层变为Zynq_Design_wrapper.v 文件。设计现在准备被综合，实现并且生成一个FPGA 编程比特流（FPGA progamming bitstream）。
（5）点击Generate Bitstream —> Yes
（6）Open Implemented Design —->OK

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Step 6 : Developing Software and Running it on the ZYNQ System

你现在准备导出设计到Xilinux SDK。在SDK ，你创建运行在ZC702板子（如果有）上的软件。在HLS 导出Vivado IP Catalog package的期间生成这个HLS 块的驱动。为了让PS7软件可以和这个块通信，在SDK中必须提供这个驱动

（1）Vivado File menu 选择Export—>Export Hardward
（