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优美的赫蒂
这个作者很懒，什么都没留下…
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axi lite slave操作寄存器的接口转换代码分享(verilog实现)
【代码】axi lite slave操作寄存器的接口转换代码分享(verilog实现)原创 2024-05-27 23:44:14 · 811 阅读 · 0 评论 -
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这个问题并不是一个bug，而是官方希望使用者自行为自定义IP编写驱动和Makefile。灵活性增加了，但同时也对使用者提出了更高的要求。原创 2024-01-19 00:15:51 · 2995 阅读 · 0 评论 -
vitis2023.1创建zynq7000 ps工程问题记录
关键点在于解决掉block design 设计中的platform setup中的设计中的报错，主要报错是说需要一个默认的平台时钟和AXI的主接口。没有引出 axi的主接口便解决了所有报错， 最终结果如下。在实际的解决中，引出时钟和复位，使用。的作用是为系统生成不同的复位信号。原创 2023-12-21 22:59:02 · 1012 阅读 · 0 评论