什么是RISC-V生态系统？

RISC-V最基本的形式是一种基于简化指令集计算机（RISC）设计原理的开放标准指令集体系结构（ISA）。RISC-V是一个开放的规范和平台；它不是开源处理器。RISC-V生态系统的所有其他方面都建立在该基础之上。RISC-V生态系统中的硬件和软件广泛，包括：

• 开源软件
• 商业软件
• 开源核心
• 商业核心
• 内部核心
• 设计和验证工具

RISC-V的较大用户可以在某些设计中采用内部开发的内核，而在另一些设计中采用商业内核。某些软件可能是商业许可的，而某些软件是开源的。使用RISC-V的好处是所有这些变体都符合相同的基本RISC-V规范，并支持通用的软件工具链。

RISC-V需要围绕它的完整软件生态系统才能蓬勃发展。生态系统组件是多种多样的，从低层固件和引导加载程序到功能齐全的操作系统内核，应用程序以及设计和验证工具，遍及所有层。这些组件中的每一个对于确保RISC-V的成功都很重要。

如今，已有100多个RISC-V内核以及40多个RISC-V SoC和SoC平台可用，并且数量还在不断增长。尽管RISC-V基金会“被授权标准化，保护和推广自由和开放的RISC-V指令集体系结构及其硬件和软件生态系统，以供所有计算设备使用，”但许多其他组织正在建立RISC-V Foundation的各个部分。 RISC-V生态系统。以下是正在进行的广泛努力的几个示例。

RISC-V用于节能系统

并行超低功耗（PULP）平台是苏黎世联邦理工学院集成系统实验室（IIS）与博洛尼亚大学的节能嵌入式系统（EEES）组的共同努力，旨在开发超低功耗的高效架构加工。PULP是一个开源平台。PULP的努力导致了一个最先进的微控制器系统和一个多核平台，能够实现领先的能效和广泛可调的性能。

PULP平台旨在支持领先的能效和广泛可调的性能。（图片：PULP平台）
PULP对并行超低功耗可编程体系结构的开发使系统能够满足IoT应用的计算要求，而不会超过典型的小型电池供电系统的几毫瓦的功率范围。PULP功能：

• RISC-V内核的有效实现
  • 32位4级内核CV32E40P（以前为RI5CY）
  • 64位6级CVA6（以前称为Ariane）
  • 32位2级Ibex（以前为零风险）
• 完整的系统
  • 单核微控制器（PULPissimo，PULPino）
  • 多核IoT处理器（OpenPULP）
  • 多集群异构加速器（英雄）
• 开源SolderPad许可证
  • 永久的，全球性的，非排他的，免费的，免版税的，不可撤销的许可证
• 周边设备
  • I2C，SPI，HyperRAM，GPIO

未来的开发计划要求PULP支持多个应用程序编程接口，例如OpenMP，OpenCL和OpenVX，这些接口允许灵活的应用程序移植，开发，性能调整和调试。

RISC-V用于嵌入式计算

各种嵌入式计算应用程序有望为利用RISC-V的功能提供大量机会。CHIPS（用于接口，处理器和系统的通用硬件）联盟是一个组织，负责开发和托管开源硬件代码（IP内核），互连IP（物理和逻辑协议）以及用于设计验证的开源软件开发工具。Linux基金会主持了CHIPS联盟，以提供一个协作环境，以降低开发IP和硬件开发工具的成本。

SweRV核心是RISC-V生态系统中正在发展的多样性的一个很好的例子。Western Digital最初开发了这些RISC-V处理器内核，以用于其即将推出的产品。内核的RTL源可从GitHub上的CHIPS Alliance存储库免费获得，也可作为Codasip提供的全面，随时可用的支持包的一部分。

该系列中有几个核心：SweRV核心EH1是32位，2路超标量，9级流水线核心。SweRV Core EH2是在EH1的基础上构建的，但增加了双线程功能以提高性能。最后，SweRV Core EL2是具有中等性能的较小内核。它旨在替代SoC中的状态机和其他逻辑功能。

SweRV Core EH1是一款占地少的高性能内核，适用于支持数据密集型应用的嵌入式设备，例如存储控制器，工业IoT，监视系统中的实时分析以及其他智能系统。SweRV核心支持包包括：

• 集成开发环境（IDE），带有开源EDA工具和用于商业工具的脚本，可以立即使用
• 寄存器传输级别（RTL）设计，包括所选SweRV内核的稳定版本和SoC设计示例（SweRVOlf）
• 软件开发工具，包括编译器工具链（GNU）和片上调试器（OpenOCD）
• 硬件开发工具，包括开源模拟器（Verilator，Whisper ISS）以及对领先的商业模拟器和合成器的支持
• 完整的文档，样本和库
• 通过在线论坛，电子邮件，电话和现场提供技术支持
• 自定义，优化和完全验证自定义核心，作为按需服务

SweRV核心支持包（图片：codasip）

对于希望通过交钥匙系统评估SweRV性能和功能的设计人员，CHIPS提供了SweRVolf，这是一种便携式且可扩展的SoC参考平台。SweRVolf被设计为设计师可以在其上构建的基础平台。它还可以在开源环境中教授SoC设计，计算机体系结构和嵌入式系统。FuseSoC是另一个开源项目，为SweRVolf提供了动力。FuseSoC是一套用于硬件描述语言（HDL）代码的构建工具和一个软件包管理器。它旨在增加IP内核的使用并加快SoC的创建，仿真和制造。

在另一项合作中，RISC-V International和CHIPS Alliance正在更新OmniXtend缓存一致性规范和协议。OmniXtend由Western Digital最初开发，是一种开放的网络协议，用于直接与处理器缓存，内存控制器和各种加速器交换一致性消息。它被设计为将新的加速器，存储和存储设备连接到RISC-V SoC的有效方法，可用于创建多路RISC-V系统。

OmniXtend工作组的最初重点是为多核体系结构创建开放式缓存一致的统一内存标准。最初的目标包括通过更新OmniXtend规范和协议，使设计人员更容易实现标准，构建体系结构仿真模型和参考RTL实现，以及创建验证工作台。

RISC-V用于高性能计算

对于百亿亿次超级计算机和其他高性能计算（HPC）环境的设计人员，MareNostrum百亿亿次仿真平台（MEEP）提供了一个基于FPGA的灵活环境，可以与硬件/软件代码签名一起使用。通过开发更好的软件工具链和一套HPC应用程序来改善RISC-V生态系统是MEEP的主要目标。该小组希望在RISC-V百亿亿次计算生态系统中扮演两个角色：

1. 创建用于硅前开发工作的评估平台，能够平衡可扩展性和速度。
2. 创建软件开发平台，以克服当前软件仿真工具的局限性，并加快RISC-V环境中HPC软件的成熟度。

MEEP将基于欧洲技术。它将首先针对FPGA开发新的可重用IP，随后扩展至ASIC。MEEP将重点关注对HPC系统影响最大的应用程序，以及RISC-V社区中最强大的支持。

MEEP将专注于同时具有最多RISC-V生态系统支持和最大HPC影响的应用程序。图片：MEEP）

MEEP FPGA芯片组加速器的愿景包括存储器和计算：

• 从高带宽内存和智能控制器到暂存器和L1高速缓存，一个复杂而全面的内存层次结构。
• 计算引擎将是RISC-V向量和心脏收缩（VAS）加速器，其中主要的计算单元称为VAS加速器磁贴。每个VAS加速器磁贴将是能够处理标量，向量和脉动阵列指令的多核RISC-V处理器。每个VAS磁贴将包括一个标量内核和三个耦合的协处理器，一个与内存控制器相关联。

设计与验证

使用RISC-V的一个显着好处是，所有内核（无论是基于基本的开源RISC-V ISA，内部设计还是ISA的商业许可版本）都将符合相同的RISC-V规范，从而确保了使用通用软件工具链的能力。

RISC-V的开放源代码性质为设计人员提供了许多配置和实现选项，以及添加自定义扩展和说明的灵活性。必须进行一致性测试，以确认所有实现均符合规范。合规性不如完整验证严格。一致性测试不能详尽地测试内核的所有功能细节。它只是确认RTL实现符合ISA规范。

RISC-V国际合规性工作组（CWG）是一个技术委员会，致力于开发健壮的测试框架以及测试套件本身。当前可用的测试包括CWG用于开发测试套件的免费使用的riscvOVPsim参考模拟器。作为包络仿真模型，除了用于位操作和向量的规范草案之外，riscvOVPsim还支持已批准的ISA规范的所有配置选项。这些测试将根据需要进行扩展，旨在构成RISC-V处理器的任何测试计划的基础，以确保符合规范。

概括

RISC-V生态系统的组件是多种多样的，从低层固件和引导加载程序到功能齐全的操作系统内核，应用程序以及设计和验证工具，遍及所有层。从物联网的超低功耗计算到各种各样的嵌入式系统，甚至亿亿次超级计算平台，各种努力都针对特定类别的应用程序的需求。

参考

CHIPS联盟
FuseSoC
MEEP项目
PULP平台
RISC-V国际