m0_51186267的博客

原创 【一生一芯】笔记

文章目录一级目录二级目录三级目录缓存的验证一级目录二级目录三级目录缓存的验证

原创 【手撕代码】握手机制

握手机制

原创 【一生一芯】chisel学习

chisel

原创 【RISC-V】站在巨人的肩膀上——看开源芯片、软件生态、与先进计算/人工智能/安全的结合

站得高，才能看得远，学习前沿知识，用于今后职业发展的方向指导

原创 【一生一芯】记录预学习阶段遇到的所有坑

我站在巨人的肩膀上，安装教程见。

原创 【读书笔记】《提问的智慧》、《别像弱智一样提问》

“创业课的第一课，往往是阻止你创业；学习谈话技巧的第一步，往往是要少说话；学习提问的智慧，往往要先学会如何不提问。”

原创 【IC设计】外设通信协议SPI、IIC、UART

通用异步收发器（Universal Asynchronous Receiver/Transmitter)，通常称作UART，是一种串行、异步、全双工的通信协议。

原创 【IC设计】FIFO

FIFO（First In First Out，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。与 ROM 或 RAM 的按地址读写方式不同，FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以FIFO存储器没有地址线。FIFO 有一个写端口和一个读端口外部无需使用者控制地址，使用方便。FIFO 存储器主要是作为缓存，应用在同步时钟系统和异步时钟系统中。

原创 【PPT设计】图表分类及适用范围

❶ 柱形图/条形图❷ 漏斗图❸ 折线图❹ 饼图/圆环图。

原创 【IC设计】序列生成器、检测器

序列生成器在芯片设计和FPGA设计中具有广泛的应用，通过产生各种不同类型的序列，用于测试、验证、通信、加密等多种应用场景。序列检测器在数字系统设计中具有广泛的应用，可用于检测和验证输入序列中的特定模式、事件或错误，保证系统的可靠性和正确性。

原创 【IC设计】CRC（循环冗余校验）

在第一段代码中，LFSR（线性反馈移位寄存器）的计算是在 always @(*) 块内部进行的。这里使用了组合逻辑的方式，并不受时钟信号的影响，因此是在数据信号变化时立即触发的，是并行计算的。每次数据信号 data_in 变化时，都会立即计算出 lfsr_c 寄存器的值，不需要等待时钟信号的上升沿。因此，LFSR 寄存器的更新是在数据信号变化时立即完成的，是并行计算的。在第二段代码中，next_crc 函数是在 always @(posedge clk) 块内部被调用的，因此它的。

原创 【PPT设计】颜色对比、渐变填充、简化框线、放大镜效果、渐变形状配图、线条的使用

除了线框，简单的线条也可以将读者的视觉牢牢地聚焦在文本上。所以线条的使用没有标准答案，灵活地根据内容和版面的情况调整即可。线条还有一个非常重要的作用，能引导读者的视觉上的起落点，从哪里开始，到哪里结束，给安排得明明白白的，我们来看一个案例。2. 点击【无框线】去除表格所有线条，再设置【内部横线】，右边可以选择线条粗细、颜色等。一般看到路线图，大家都习惯地跟着页面上的起始点，顺着线条的方向阅读，这就是线条的引导力。可以在需要解释的部分，拉出线条，然后补充文字说明。

原创 【IC设计】数据流处理四大杀手锏4——数据接口的同步方法

【IC设计】数据流处理四大杀手锏——流水线。

原创 【IC设计】数据流处理四大杀手锏3——流水线

【IC设计】数据流处理四大杀手锏——我爱乒乓！

原创 【IC设计】数据流处理四大杀手锏2——串并转换

这里写目录标题一级目录二级目录三级目录一级目录二级目录三级目录

原创 【IC设计】数据流处理四大杀手锏1——我爱乒乓！

目录参考链接参考链接【野火】FPGA系列教学视频，真正的手把手教学，“波形图”教学法，现场画波形图写代码，硬件基于野火FPGA EP4CE10征途系列开发板，已完结Verilog零基础入门（边看边练）北京交通大学 李金城 《CMOS模拟集成电路全流程设计》 李金城 机械工业出版社

原创 【IC设计】ICer‘s 乾坤大挪移——FSM状态机

实现下图所示的摩尔状态机，复位为异步复位。

原创 【读书笔记】贫穷的本质

逻辑扩展：贫穷的人因为所处生活环境、家庭条件不好而导致贫穷，同时如果没有人帮助他走出困境，为其启动一种“良性循环”，那么他将很难咸鱼翻身。

原创 【IC设计】移位寄存器

移位寄存器

原创 【IC设计】跨时钟域终结篇

易分析，后进信号rs232_rx0，rs232_rx1，必须都为0，且先进信号rs232_rx3 ，rs232_rx2都必须为1，neg_rs232_rx 才会为1。每个输出位的行为就像一个SR触发器:输出位应该在发生1到0转换后的周期被设置(为1)。对于32位向量中的每一位，当输入信号从一个时钟周期的1变化到下一个时钟周期的0时捕获(捕捉下降沿)，“捕获”意味着输出将保持1直到被reset(同步重置)。对于8位向量中的每一位，检测输入信号何时从一个时钟周期的0变化到下一个时钟周期的1(正边缘检测)。

原创 【FPGA】Vivado使用问题记录

FPGA学习之路—Vivado与Modelsim联合仿真Vivado：【1】Vivado 2018.3 配置ModelSim仿真,修改代码后再仿真

原创 【IC设计】时序逻辑的基础—锁存器、触发器

1、在一个脉冲信号上升沿或下降沿的作用下，将信号从输入端D送到输出端Q，如果时钟脉冲的边沿信号未出现，即使输入信号改变，输出信号仍然保持原值。sirv_gnrl_dfflrs //带有 load-enable 使能，带有异步 reset，复位默认值为 1 的寄存器。sirv_gnrl_dffrs //不带有 load-enable 使能，带有异步 reset，复位默认值为 1 的寄存器。在 FPGA 的设计中，复杂的电路设计都要用到时序逻辑电路，往往都是以时序逻辑电路为主，组合逻辑为辅的混合逻辑电路。

原创 【IC设计】我就不信玩不明白你个破加法器、计数器！

半加器、全加器、行波进位（串行）加法器、计数器、减法器、溢出判断加法器、超前进位加法器、生成for循环加法器

原创 【生活】我的菜谱

小米粥做好了，可以用作早餐、午餐或晚餐。它不仅简单易做，还非常营养美味。做小米粥是一项简单又美味的食谱。

原创 针对各类证书查询

考证并不是目的，真正的学习并掌握该技能才是。

原创 【IC设计】“最受欢迎的女婿职业”第一步——组合逻辑

I can't ？？？ NO! I can！

原创 【IC_Verification】UVM实战--张强

1。

原创 【软件学习】Sysnopsys：VCS+Verdi

原创 Makefile脚本

例：gcc -E hello.c -o hello.i。把hello.c文件进行预处理得到hello.i。1、-E 预处理：把.h、.c展开形成一个文件。宏定义直接替换头文件、库文件 .i。3、-c 编译：C语言编译器gcc、C++编译器是g++

原创 【硬件】视频接口的物理层、协议层

各种接口。

原创 【IC设计】RISC-V指令集

文章目录芯片设计流程一、指令集手册→芯片版图二、芯片版图→物理芯片芯片设计流程一、指令集手册→芯片版图指令集（ISA）是标准规范微架构设计与实现是芯片设计的核心能力具备微架构设计与实现的能力，则将不受限于指令集二、芯片版图→物理芯片

原创 【IC验证】

【代码】【IC验证】

原创 【人生在世】工资到底该怎么算？

保留住房租金合同，租房地址、租金、合同编号。意外伤害、职业病暂时/永久丧失劳动能力。取得证书当年，可以一次性抵减3600元。租房平台：自如，有专门租房减免信息填写。累计缴纳9个月到1年以上。被赡养人的信息满60周岁。社保局电话12333。学历（学位）继续教育。1、技能人员职业资格。2、专业技术人员资格。

原创 【简历投递】数字IC前端设计工程师-北京

熟悉AMBA总线、USB、SPI、I2C、I2S、ISO7816、ISO14442、UART、LCD、Ethernet、SDeMMC等协议规范者优先；4、芯片开发阶段负责带领团队进行跨领域问题拉通、关键问题攻关等工作，并参与拉通前后端、供应链、封装、套片等领域的设计一致性问题；5、有处理器、桥片、片上总线、存储器接口、PCIe协议或其他协议高速串行互连的设计等实际项目开发经验者优先；2、主导和参与芯片系统架构设计、专项领域（处理器、性能、功耗、存储、安全、维测等）方案设计等工作；

原创 【RISC-V_SoC】多核处理器的实现

在共享 LLC 结构中, 主要有 UCA (Uniform Cache Access) 和 NUCA (Non- Uniform CacheAccess) 两种。主流多核处理器的典型 Cache 结构是: 片内共享最后一级 Cache (Last Level Cache,简称 LLC), 片间共享内存。通过增加处理器核的个数来提升处理器并行处理的性能。通过微结构优化提高每个时钟周期发射执行的指令数。通过提高主频来提高性能。

原创 【RISC-V_SoC】多级流水线的实现

1、 图中 R2、 R3 和 R4 实际上还包括各自对应的控制逻辑触发器, 所以到下一个时钟周期后, 当前部件及对应触发器已经不再需要给上一条指令服务, 新的指令才可以在下一个时钟周期立即占据当前的触发器。1、流水线的体现：处理器的工作方式就像一个 5 人分工合作的加工厂, 每个工人做完自己的部分, 将自己手头的工作交给下一个工人, 并取得一个新的工作, 这样可以让每个工人都一直处于工作状态。指令控制逻辑借由这些触发器沿着流水线逐级传递下去, 从而保证了各阶段执行时使用的控制逻辑都是属于该指令的。

原创 Modelsim10.5_se安装（Win11）

modelsim是Mentor公司开发的优秀的HDL语言仿真软件。它能提供友好的仿真环境，采用单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快且编译的代码与平台无关。

原创 代码流程规范

【代码】git代码流程规范。

原创 【RISC-V_SoC】译码模块

纯组合逻辑电路。

原创 【嵌入式】信号完整性（SI）设计

广义上讲，信号完整性(Signal Integrity,SI)包括由于互连、电源、器件等引起的所有信号质量及延时等问题