vcs编译systemverilog遇到的坑

第一次使用vcs编译systemverilog代码，起初头部代码定义如下：

import uvm_package::*;
`include "uvm_macros.svh"

编译如下：

vcs -sverilog apb_tran.sv -full64

结果编译时报错：

Package scope resolution failed. Token 'uvm_packag' is not a package.

后来发现应该缩写，改为uvm_pkg，但是仍然报错

Package scope resolution failed. Token 'uvm_pkg' is not a package.

后来发现，需要添加 -ntb_opts uvm参数，表示引入UVM包，不然报错。

vcs -sverilog -ntb_opts uvm apb_tran.sv -full64