同步时序逻辑电路和异步时序逻辑电路

触发器是构成时序逻辑电路的基本元件,根据各级触发器时钟端的连接方式,可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,统一受系统时钟的控制,因此各级触发器的状态变化是同时的。在异步时序逻辑电路中,各触发器的时钟信号是分散连接的,因此触发器的状态变化不是同时进行的。

同步时序逻辑电路

从构成方式来讲,同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上,同步电路的时序电路公用同一个时钟,而所有的时钟变化都是在时钟的上升沿(或下降沿)完成的。
同步逻辑是时钟之间存在固定因果关系的逻辑,所有时序逻辑都是在同源时钟控制下运行。注意,在用Verilog HDL实现时,并不要求是同一时钟,而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方,且初相位相同的时钟。

异步时序逻辑电路

异步时序逻辑电路,顾名思义就是电路的工作节奏不一致,不存在单一的主控时钟,主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化,以避免输入信号之间的竞争冒险。
©️2020 CSDN 皮肤主题: 大白 设计师: CSDN官方博客 返回首页
实付0元
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、C币套餐、付费专栏及课程。

余额充值