1, 继续对Henry W Ott 写的《电磁兼容工程》这本书进行读书笔记记录。
强烈推荐英文原版，原版可能更容易读懂。
2，本博客是这本书的读书笔记，它不是对书的直接翻译，主要记录阅读这本书时自己对书的理解。目的是为了加深对EMC的理解，后续可以经常翻看，以免忘记。
3， 因为阅读的过程是跳跃的，不会从书的第一页到最后一页，所以记录的过程也不是从第一章开始。本笔记就从第16章开始。
以下是笔记的内容：
绝大部分产品，电子元件是构建在PCB之上的。因此PCB设计对于产品的功能以及电磁兼容（EMC）性能是非常重要的。PCB代表的是原理图的物理实现。
能否正确进行PCB设计意味着是否能够通过EMC的测试。元器件的摆放，禁止布线区的规划，走线的情况，板子的层数，板子的叠层结构，以及返回路径是否通畅等等，对于PCB的EMC性能都是很关键的。
16.1 PCB设计的一般考虑要点
16.1.1 区域划分
元器件的摆放是PCB设计中很重要，但是经常被忽略的一环，它对板子的EMC性能有重大影响。元器件应该按照功能模块来分组。一些可能的模块是：
1，高速信号逻辑模块，时钟，时钟驱动电路
2，数据存储器电路
3，中速和低速逻辑模块
4，视频模块
5，音频和其他低频率模拟电路
6，输入输出驱动电路
7，IO连接器和共模滤波器
如图16-1所示
在一块正确划分区域的电路板上，高速逻辑模块和数据存储模块不能放置在离IO比较近的区域。晶体或者高频振荡器应该尽可能靠近使用它们的集成电路，而远离板上的IO区域。输入输出驱动电路应该距离连接器很近。视频电路和低频模拟电路连接到IO区域时，它们不能跨越高频数字信号区。
正确的区域划分能够减少走线长度，提高信号质量，减少寄生耦合，降低PCB的信号辐射以及敏感度。
16.1.2 禁止布线区
特别小心，需要确保晶振或者晶体电路，以及任何的高频信号电路，远离IO区域。这些电路会产生高频信号场（包含电场和磁场），而这些信号场很容易直接耦合到输入输出线缆，连接器以及相关电路中去。如图6-42. 相关经验标明，如果板子的大小允许，保持这些电路远离IO区域至少0.5英寸（13mm）,那么会将寄生耦合的影响降到最低。
所有关键信号（定义在章节16.1.3）的走线需要远离PCB板的边缘，这样在信号的参考平面，允许有足够的空间供信号的回路电流扩散。如章节10.6.1解释的那样。一个比较好的方法是在PCB周边定义一个禁区，禁区的宽度是信号层和参考平面高度的20倍（按：即20W准则）。在这个禁区中，不允许有关键信号的走线。如图16-2所示
16.1.3 关键信号
有经验表明，90%的PCB问题是由10%的电路引起的。因此这10%部分的电路在PCB设计时需要经过仔细的考虑。对于辐射，最大的问题是有着重复波形的高频（快速上升沿）数字电路，例如时钟，总线，以及一些控制信号。这些信号包含有多种幅度较大的高频谐波分量。时钟信号通常是引起问题最严重的部分，总线次之，然后是重复的控制信号。
一个很有用的用来归类关键信号的度量标准是“信号速率”的感念。信号的对外辐射量是和它的电流信号包含的高频频谱直接相关联的。高频频谱的含量或者“信号速率“”是正比于：
信号的基频f0，
上升沿和下降沿tr的倒数，
当逻辑门通断时瞬态驱动电流I0的幅度。
因此，一个“”信号速率“”的近似计算方法：
（按： 这里的信号速率不是真的指信号的传播速度，而是指的信号中包含的比较大幅度的频谱）。
16.1.4 系统时钟信号
一定要对时钟信号重视重视再重视（Get paranoid about system clocks）！保证时钟信号最短，为它提供最优的摆放位置，优先对它进行布线。将晶体振荡器，晶振或者共振器等等尽可能放置在靠近使用它们的电路的地方。在PCB元器件层（即PCB的顶层），在晶振，晶体振荡器和时钟驱动电路的元器件下面，添加一个敷铜地，然后在将这个敷铜地通过多个过孔和PCB的主地平面相连。通过这种方式，可以减少来自晶体或者振荡器的寄生电容，同时这一块敷铜也阻止了其它信号的布线（按：晶体晶振下不能有其他走线）。如果晶体或者晶振有金属外壳，那么需要将金属外壳和器件层的敷铜地相连。如果电路需要屏蔽，这样做就在晶体区域提供一个板级屏蔽。
如果时钟频率超过20MHz，那么在所有的时钟输出端需要放一个串行电阻（damping resister）或者磁珠。这个串行电阻有助于减少信号的振铃和反射。所以即使走线很短，也是建议添加上这个电阻，除非这么做会使得已经很短的走线变得更长。常用的电阻阻值是33欧姆。
时钟震荡信号和驱动电路的VCC信号线同样需要一个串行磁珠来将它和板子上的电源隔离。
16.2 PCB和外壳地的连接
一个电子产品的主要辐射源是其线缆上的共模电流。从天线理论的角度，一个线缆可以看做是一个单极性天线，而它的外壳可以看做是它的参考面（见附录E）。驱动天线的电压是线缆和外壳之间的共模电压。线缆辐射的参考面是外壳，而不是大地等外部地。
因为要最小化线缆和外壳地之间的电势差（从而减少辐射），所以PCB的信号地和外壳地的连接方式就非常重要。内部电路信号地必须和外壳地相连，而相连的地点尽可能靠近线缆和PCB端接的地方。减少两者之间的电压是非常有必要的。而且两者之间连接需要提供低阻抗的连接方式。任何信号地和外壳地之间存在的阻抗都会产生一个压降，而且这个阻抗将会通过共模电压的方式激励线缆，从而产生辐射。
信号地和外壳地经常通过f放置不是很合理的支撑金属柱连接，而且这种互联会产生很大的高频信号阻抗。几乎没有办法对这种连接进行EMC性能的优化。信号地和外壳之间的联通对于产品的EMC性能是非常关键的。它应该是非常短的，而且是多点连接从而将各个连接的导体的电感并联，最终减少辐射信号的阻抗。图16-1是一个在线缆附近多点连接的例子。它阐释了将所有IO信号放置在一个区域的好处。
如果使用带有金属后盖(backshell)的连接器，金属后盖应该和外壳保持360度的直接电气连接（通过EMC密封垫圈（gasket）或者其他方式）。然后连接器后盖可以变成PCB的信号地和外壳地之间低阻抗连接的一部分。如图16-3所示
16.3 电流回路被中断
在决定如何优化PCB设计之前，需要理解信号的返回电流是怎么走的，又是如何流回来的。原理图中只是展现了信号的功能路径，但是它的回路是不清楚的。因此大部分的PCB设计师都只是关注信号电流在信号线上如何走，而很少或者基本没有人关心信号的回流路径。
应对上面的问题，设计师必须牢记高频信号的电流是如何回流的。最低阻抗回路是在信号线下面的金属层（不管这个金属层是电源层还是地层），这是因为金属层提供了最低阻抗路径（见章节3-2）。这个也产生最小回路路径。（按：按照场的概念去理解回路概念。）
因为“皮肤效应”，高频信号是不可能穿透一个金属板的。因此在电源层或者地层的所有高频信号电流都是金属表面电流。（见章节10.6.1）。因此一个金属层实际上是两个导体，一个是在上表面有一个电流，同时在另外一个表面可能有一个其他信号电流或者没有电流。
主要的EMC或者信号完整性（SI）问题，都是发生在信号电流回路不连续的时候。电流回路不连续，会使得信号电流按照一个较大的回路运行，这就增加了地平面回路阻抗，和板子的辐射，还增加了相邻信号的串扰，从而引起信号波形失真。另外，在一块固定阻抗的PCB上，回路平面的不连续会改变信号线的阻抗特性，从而产生反射。PCB设计师需要处理的3个最常见的回路不连续问题如下：
1，电源层或者地层中的落槽（slot）或者分割（split）
2，改变信号走线层，从而引起回路所在参考层的改变。
3，靠近连接器或者在IC底下，地平面被挖空。
16.3.1 地层电源层的落槽
一个相邻电源或者地层不存在落槽时，它的电流回流路径应该在信号底下的参考平面中。一个相邻电源或者地层存在落槽时，它的电流回流路径，就必须绕过落槽，如图16-4A所示。这就使得电流流经的回路面积变得更大。落槽越长，回路面积就越大。而更大的回路面积会同时增大辐射强度和地平面的阻抗。这都是不希望看到的。我本人对参考面落槽的最重要的看法是：不要使用落槽。如果所有的PCB设计师都遵循这个简单的规则，那么将可以避免很多的EMC问题。如果你必须使用落槽，那么需要保证在相邻的信号层没有信号走线跨过它们。地平面的落槽或者分割会使得PCB的辐射增加超过20dB。
图16-4B显示，如果PCB上有直插器件，带有很多个直插焊盘和过孔。这些过孔重叠形成了一个落槽，将和图16-4A一样使得回路路径增大。
但是，如果这个过孔没有重叠，回路电流可以通过孔之间的路径回流，那么这些孔就不会对回路路径产生很大的影响，也就不会对板子的EMC性能造成很大的损害。
表格16-1 列举了因为落槽引起的地平面的电压差。
其默认条件是落槽和电流方向是垂直的，如图16-14A所示。而电压测试点是在信号线的下面，距离落槽的两边为0.5英寸的地方。
测试的信号频率10MHz，上升沿时间3ns。越大的电压表明地平面的阻抗越大。
根据观察，可以清楚的看到，地平面的电压随落槽的长度而增加。例如落槽1.5英寸，相对于没有落槽时，地平面电压了5倍（14dB）。而1英寸长的一组没有重叠的过孔，并没有增加地平面的电压。
16.3.2 电源层或者地层的分割
当一个信号跨过参考平面的分隔线时，如图16-5所示的4层PCB的例子，它的回流路径也是被中断的。它的回流电流必须要找到另外一个路径跨过分隔线，这使得它的回路路径更大。
如上图，当一个信号跨过电源层的分隔线的时候，回路电流将会通过最近的去耦电容到达地层。同样，电流通过最近的电容从地层回到另外一块电源层上。电源层和地层之间本身的容性值太小，提供不了足够的低阻抗通道，除非信号频率高达500MHz以上。上图中虚线表示的更长的回路电流路径大大增加了线路的电感，和回路面积。
如果上面的例子中，电源层和地层同时被分割，那么信号如何跨过分隔线回流？在某些情况下， 它可能需要走很远一直到电源部分。应对参考平面分割的最好的办法是避免信号走线跨过分割线，特别对于关键信号更要避免。在上面的例子中，这个信号应该走靠近地平面的底层。更多关于参考平面的分割见章节17.1。
当今的许多产品要求多电压工作。因此，电源平面的分割变得越来越普遍。但是我们需要认识到，电源层分割后要求，信号走线避免跨过分隔线。
有5种方法来处理因为电源平面分割引起的问题，它们是：
1，分割电源层，限制走线规则；
2，对每一种电源使用一个完整的电源层；
3，对一个或者多个电压信号，使用“电源岛”. “电源岛”指的是在信号走线层的一个或者多个IC底下，对电源信号进行一小块孤立的敷铜。
4，在信号层，对一些电源进行单独的走线连接。（按：即将电源信号按照一般的信号进行布线）。
5，在信号跨分割线的位置放置一个缝补电容（stitching capacitor）来提供回路路径
每一种方法都是优缺点。当一个直流电压只是被一个或者少数的几个IC使用的时候，电源岛的方法是最有用的。
尽管信号走线不应该跨过相邻参考平面的分隔线，但是因为设计条件有限，或者成本因数等等，有时候不得不这么做，特别是对于电源层的分隔线而言。如果某人必须要跨电源分割线进行信号的布线，那么可以放置一些个小的缝补电容将电源层的两个部分桥接，如图16-6所示。这个技术将提供一个高频信号通道，同时保证这两部分直流电源的隔离。这些缝补电容需要放置在信号线的0.1英寸范围之内。根据信号频率的不同，选择0.001到0.01uF的电容。
但是这种方法肯定不是很好的处理方式。因为返回路径需要通过过孔，一小段走线，一个焊盘，一个电容，再一个焊盘，一根走线，最终另外一个过孔到达另外一个电源区域。这样做在返回路径上，会增加大约5nH或者更多的感抗。但是它肯定比什么都不做更好。
16.3.3 信号更换参考层
当一个走线从一个信号层到另外一个信号层时，信号的回路也是被中断的，因为回路电流也必须改变参考层，如图16-7所示：
那么问题就来了，回路电流是如何从一个参考平面到另一个参考平面的？和前面提到的参考平面分割的情况类似，层与层之间的容性值不够大，不能给电流提供一个低阻抗的路径。因此回路电流将必须通过最近的去耦电容或者层与层之间的过孔来达到更换参考层的目的。参考层的更换显然增加了回路面积，根据前文对分割平面的叙述，知道它不是我们想要的。更换信号参考层会增大返回路径的阻抗，如图16-8所示。
对上述问题的一个处理方式是，对于关键信号，例如时钟信号，尽可能地避免更换参考层。如果参考层必须从一个电源层变到地层，那么你可以在靠近信号过孔的地方放置一个额外的去耦电容，来提供两个平面之间的一个高频信号的回路。当然这种方法不是最优解，它会增加大约5nH的回路阻抗。
注意，如果两个参考平面是相同信号的平面，例如都是同一个电源或者都是地信号平面，那么你可以在靠近信号线过孔的地方，使用一个过孔来代替去耦电容。这种方法会好很多。因为一个过孔增加的阻抗要比电容的小很多。因此，强烈建议，当关键信号改变参考层的时候，需要添加一个去耦电容或者一个过孔。
当前很多PCB设计师往往忽略了这个问题。很多板子往往都是，在没有对信号的参考平面更换做任何特别关注的情况下，设计出来的。这些板子能够正常工作或者也能通过EMC的测试--这可能因为很多板子已经包含了许多的去耦电容。这些存在的去耦电容，在设计师没有做任何的谨慎处理的情况下，最小化了参考层变化引起的问题。然而，我们可以推测一下，如果这种参考层变化的现象，作为板子设计的一部分，能够被仔细考虑和改进，那么现存的板子将会有多么大的改进。
图16-9展示了辐射的测试结果。这个测试是基于一个4层PCB板。PCB板子上有一根单独的30cm长的信号线。PCB的叠层结构和图16-7的类似，只是两个参考平面都是地平面。
图16-9A显示的是当信号线被限制在一个单层时的辐射强度，而图16-9B显示的是当信号线从顶层到底层变化时，板子的辐射强度情况。信号层的变化发生在信号线的中间位置。从两个图的对比中可以看出，当信号有走线层的转变时，信号对外的辐射会更多。在247MHz的位置，B图辐射比A图的辐射强了30dB。而在高于2GHz频段，因为层与层之间的容性已经大到足够减少回路阻抗，所以两者的辐射基本差不多。
上面的例子是在以下条件下测试得到的：
没有层与层之间的电容；
两个参考平面通过4个过孔相连，两个在信号线的起始位置，两个在信号线的末端；
如果增加参考平面之间的电容或者两者之间的过孔数，那么上述两种情况的辐射不会相差这么悬殊。
但是上面的例子清楚表明一根信号线在层与层之间的变换，使得参考平面不一致，将会使得信号的回路路径变得非常不连续，从而大大增加了对外的辐射。
16.3.4 以同一个层的正反面作为参考平面
当一个信号更换走线层的时候，开始它以参考一个层的上表面作为参考面，然后又以同一个层的下表面作为参考面，这个时候信号的回路是怎么通上表面转到下表面的？因为存在皮肤效应，回路电流不能直接穿透参考层，它只能沿着表面回流。
在参考层打一个信号过孔，这个过孔是不和参考层直接相连的，否则信号会和参考层的信号直接短路。所以对应这个过孔，会在参考层形成一个半径更大的“”安全距离孔“”。这个安全距离孔内部表面提供了信号回流路径，如图16-10所示：（按：图中plane中白色和黑色交界面就是距离安全孔的表面）
因此，当一个信号通过一个过孔改变布线层，但是继续以参考层的另一面作为参考平面，它的回流路径的中断是不存在的（即回流路径没有中断）。因此，对关键信号，如果需要在不同的层走线，这种走线方式（以同一个层做参考层）是一个非常好的布线方法。
高速时钟信号或者其他关键信号需要按照以下方式布线：（按优先级排序）
1，只在同一个信号层走线。这个信号层与参考层相邻；
2，在相邻的两个信号层走线。这两个信号层的参考层是同一个；
3，在两个信号层走线，这两个信号层的对应的两个参考层是同样的网络层（都是地层或者都是同电压的电源层）。需要在信号的过孔位置添加过孔，将两个参考层相连。
4，在两个信号层走线，这两个信号层的对应的两个参考层是不同的网络（例如一个是地层，另外一个是电源层）。需要在信号的过孔位置添加缝补电容将两个参考平面互联。
5，在多个层走线。希望这个方法不要被用到。
16.3.5 连接器
另外一个回路电流经常被打断的地方是在连接器附件。如果在连接器的底下，没有地层的铜皮，如图16-11A所示，那么它的回流电流必须绕过被挖空的区域，从而产生一个很大的回路。也就在PCB上产生了一个噪声区。连接器越大或者越长，这个问题就越严重。唯一的处理方式就是只是在管脚连接处挖空铜皮，如图16-11B所示，而尽量保证信号回路最小。
16.3.6 地填充
地填充或者地敷铜，是一种在PCB的信号层中，没有信号走线的部分，添加铜皮的技术。它的目的是通过减少信号走线的边缘效应，以及在板子上提供一定程度的屏蔽，来减少信号辐射和系统的敏感度。为了更高效，这种填充需要在许多位置，连接到板子上已有的地平面结构中去。如果没有正确的敷铜接地，填充的铜皮可能会增加辐射和系统的敏感度，以及信号之间的串扰。在这个方面，小面积的填充或者长条状的区域填充是尤其容易引起问题的地方。小面积的填充是需要特别避免的，因为如果他们没有正确的接地，它就没有什么益处，而实际上会使得状况变得更糟糕。
如果任何的填充铜皮没有接地，那么噪声可以被耦合进入这块孤立的区域，然后通过容性耦合进入相邻的信号线，增加了信号串扰。没有正确接地的铜皮，同样会引起ESD的问题。因此，永远不要有没有接地的铜皮存在于PCB上。
尽管铜皮填充经常被运用到双层模拟信号电路板上，但是它不推荐使用到高速数字电路的PCB上，因为它可能会引起信号阻抗的不连续，从而可能会引起电路功能不正常。在多层板子上，如果使用了地敷铜，那么它必须连接到PCB的地参考层上，而且这种连接是通过很多点连接的（按：需要添加很多的地过孔）。在多层板中，地填充只应用到表面信号层（顶层或者地层信号层）。
16.4 PCB的叠层结构
PCB的叠层结构（PCB叠层顺序和层间距离）对于产品的PCB性能是一个非常重要的因数。一个好的叠层结构能够在PCB上提供最小的信号回路的辐射（差分信号辐射），以及连接到PCB上线缆的辐射（共模辐射）。但是一个不好的结构，会引起很大的上述两种辐射。
对于PCB的叠层结构，以下4个方面是非常重要的：
信号层数；
参考层数和种类（电源层或者地层）；
叠层的顺序；
叠层之间的距离。
通常除了信号层数，设计师不太考虑其他的几个因素。但是，许多情况下，其他3个因数是同样重要的。有时候，设计师根本都不知道有叠层之间的距离的概念，它只是留给PCB工厂去自行决定。
当决定信号层数时，以下情况需要考虑到：
需要走线的信号数和PCB的成本；
时钟频率；
产品需要满足辐射类别A还是B？
PCB是在屏蔽罩盒子里面还是非屏蔽罩的盒子里？
设计组的EMC工程专业技能。
经常，只有需要走线的信号数和成本会被考虑到。实际上，所有的因数都是非常重要的，它们都应该同等对待。如果想要在最短的时间，最低的成本，获得最好的设计，最后这条是非常重要而不可以忽略的。例如，一个拥有相当EMC设计技能的工作小组能实现一个满足要求又可以接受的两层板，而一个缺少EMC设计技能的小组设计一个4层板将会是一个更好的选择。
16.4.1 单层或者双层板
对于PCB设计师来说，单层板或者双层板的设计要满足EMC要求，是一个很大的设计挑战。主要是基于成本考虑，而不是EMC的性能，才会选择单层板和双层板。这里最主要提高EMC性能的方法，是保证信号回路面积越小越好。只有当时钟频率低于10MHz的时候，才会考虑单层板或者双层板。此时，它的第三个谐波分量将低于30MHz。单层板唯一的优势是成本低廉。（按：相对于人工，项目进度等， 现在双层板和4层板的成本可以忽略不计，所以不要选择双层板）。
在单层或者双层板上，所有的关键信号需要优先布线，这是为了保证它们的走线最优化。关键信号走线尽可能的短，同时要和地线相邻。（双层板没有地平面，所有的地线需要和信号线一样布线）。时钟信号和总线需要在信号的两边都要有并行的地回路信号（见章节12.2.2）。在所有的时钟输出线上需要放置一个小串行电阻（大约33欧姆）来减少振铃。在晶体或者晶振的下面放置一个小范围的地敷铜，同时晶体或者晶振的外壳需要和这个敷铜相连。在单层或者双层板上，优先选择晶振而不是晶体，因为它有更少的谐波能量。
在单层或者双层板上，地信号和电源信号按照栅格的方式布线(章节10.5.3)。相比较没有使用栅格地的双层板来讲，使用栅格地网络的PCB能够减少10-12dB的辐射，这是非常常见的。
对于所有使用时钟信号的IC器件，在它的VCC信号线上添加一个串行的小磁珠来去耦电源信号。这个小磁珠放置在去耦电容靠近电源的方向（即外部电源->磁珠->去耦电容->IC电源管脚）。在没有信号走线的区域，填充上铜皮，同时保证该铜皮和整个地网络通过多点相连，千万不能悬空这个铜皮。
考虑通过抖动时钟信号，来将时钟能量分散出频谱范围，从而减少辐射信号的峰值幅度值。查看有关时钟抖动的章节12.2.3 。同时，对每一个IC，使用最少2个去耦电容（对方形封装器件，使用4个去耦电容）。将它们放置在器件的两边，以减少瞬态电源电流信号的回路（见章节11.5）。
上面讲的许多技术同样适用于多层板。
对于单层或者双层板，最后一个减少辐射的方法是使用一个image plane。一个image plane是一个相对比较大的导电金属板，放置在靠近PCB的地方。这个甚至可以是很简单的一张锡纸。通过正确的连接，这个image plane不仅可以减少PCB的辐射，同样可以减少来自线缆的辐射。
为了在双层板上最小化信号辐射和系统敏感度，两个的最重要的事情需要做到：
1，保证关键信号的回路面积最小
2，将地信号和电源信号按照栅格的方式布线。
16.4.2 多层板
相对于双层板，使用地平面和电源平面的多层PCB板（4层或者更多层）可以大大减少辐射。基于测试经验判定，在其他条件都相同时，一个4层板比双层板减少20dB甚至更多的辐射。
有地平面或者电源平面的板子比没有参考平面的板子更好的原因是：
1，这些平面使得信号线配置成了微带线或者带状线。这两种线是阻抗被控制的传输线。相对于单层或者双层板子上的随机走线，传输线产生更少的辐射。
2，当电流回路存在于相邻参考面时，减少了回路面积；
3，地平面大大减少了地信号的阻抗，因此减少了地噪声
尽管在频段20-25MHz很多双层板成功使用在非屏蔽外壳中，但是这些情况都是特例而不是规则。它们往往要求设计小组具有很好的EMC专业技能。大于10MHz，强烈需要考虑使用多层板。
16.4.2.1 多层板的目标
当使用多层板时，有6个设计目标需要铭记于心：
1，一个信号层永远需要相邻一个参考平面
2，信号层需要和相邻参考层 进行紧耦合（两者距离非常短）
3，电源层和地层需要紧耦合
4， 高速信号需要在参考层之间的内层走线。这样参考层可以起到屏蔽的作用，并圈盒住高频信号的辐射；
5，多个地层是很有优势的，因为它能够减少地平面的阻抗，从而减少共模辐射
6，当关键信号在不止一个层走线时，它们需要紧邻同一个参考平面。如上所述，这个目标经常被忽略。
大部分的PCB设计不能满足上面所有的条件，所以需要有折中方案。例如，目标2和目标3经常不能同时满足，需要有取舍。在少于8层的板子，目标3和目标4是冲突的。
目标4和6有时候也是不能同时满足，只能满足其中之一。从EMC和信号完整性来看，让回路电流在同一个参考面上（目标6）比将它们埋在两个信号层之间（目标4）更重要。
特别特别强调：目标1和2需要永远满足，而不是对它们进行折中。
许多非常优秀的板子叠层结构只是满足4到5个目标，这是完完全全可以接受的。几乎没有一个产品化的PCB能够满足所有的6个条件。需要满足以上条件中的5条，最少的PCB层数是8层。而对于4层或者6层PCB来说，上面的一些目标总是需要采用折中方案。此种情况下，PCB设计师需要决定哪些目标对于手头上的设计是最重要的。
上段的论述不是说4层或者6层PCB就不能实现一个好的EMC设计，实际上是可以的。上面的话只是表明只有4个目标能够同时被满足，而另外一些目标需要按照需要来折中处理。
从机械设计的角度出发，另外还有一个很合意的目标是， PCB叠层结构的横截面是对称的，这样可以防止翘板。例如在一个8层板子中，如果第二层是一个参考平面，那么第七层也应该是一个参考平面。另外一个考虑的因数是总层数是奇数还是偶数。尽管奇数层的板子是可以制造出来的，但是一般制造偶数层板会更简单，也更便宜。
以下所有的论述都是基于对称的，偶数层的板子。
16.4.2.2 四层板
四层板用来改善双层板的EMC性能和信号完整性。尽管它从信号层中删除了电源信号线和地线，但是它并没有增加额外的信号走线层。
一个常见的四层板子，包含两个信号层和两个参考层。如图16-12所示，其中电源层或者地层是可以交换的。图中4个层的间距都是相等的，电源层和地层在PCB中间。而外部的两个信号层通常采用垂直走线方式。在一个0.62英寸厚度（1.6mm）的板子上，层间间距大约是0.20英寸。
尽管上图的结构已经比二层板优化了很多，但是它还是有一些特性不理想，而且它只满足目标1.因为所有的层都是等距离的，所以信号层和回路电流层距离比较大。同样电源层和地层的间距也不小。在4层板子上，这几个劣势很难同时被纠正。
当一个正常的PCB叠层结构使用时，在相邻的电源层和地层之间，很难提供足够大的层间容性值，来提供对低于500MHz的信号进行有效的去耦。因此他们之间的去耦需要通过其他的方式进行（例如在第11章讲述的正确使用去耦电容）。因此优先让信号层和参考层紧挨着放置。这种信号层和电流返回层之间的紧耦合的好处，将会大于，由于电源层和地层的远离而减少他们之间的容性值引起的坏处。
因此一个最简单的方法去改善一个4层板子EMC性能，是将信号层尽可能靠近参考层（小于0.010 英寸， 即小于0.254mm），同时在电源层和地层之间使用间距比较大的介质核（PCB core），如图16-13所示。
这么做会有3个好处：
第一个好处是信号回路面积更小，因此产生更少的差分辐射。如果信号层和参考层的间距是0.005 英寸，那么信号的回路面积相对于等间距的叠层配置（对于图16-12所示的结构）将会减少到四份之一。因为差分模式辐射正比于回路面积，它将在没有增加任何成本的前提下，减少12dB。
第二个好处是信号层和地平面的紧耦合，减少了地平面的阻抗（感性阻抗），因此减少线缆上的共模信号的辐射。表格10-19中的经验数据表明,当层间距从0.020减少到0.005英寸，地平面的阻抗将从0.13nH/inch减少到0.085nH/inch.这就有35%的阻抗减少。因为是流经地平面的差模信号电流引起地平面噪声电压，因此地平面噪声电压同样减少了35%。地平面噪声电压是线缆上共模电流信号的激励电压源，因此线缆上的电流也按照这个比例减少，而线缆的辐射直接正比于线缆中的共模信号电流，因此线缆辐射将减少同样的35%，即比4dB少一点点。
第三个好处是信号层和参考层之间的紧密耦合减少了相邻信号之间的串扰。对于一个固定信号间距，信号之间的串扰正比于信号高度的平方（公式10-15）。因此，当层间距从0.20减少到0.05英寸，信号之间的串扰能够减少到十六分之一（或者24dB）。这是4层PCB上减少辐射和串扰的最简单，最少成本而又被忽略的方法。图16-13满足设计目标1和2.
如果图16-12和图16-13中的电源层被分割以适应不同的直流电压，那么需要限制在底层的走线，来使得走线不会垮过电源层的分割线。如果一些信号必须跨过分隔线，缝补电容需要放置在靠近走线跨线的地方，以此来提供更低阻抗的电流回路。
绝大部分的4层板的叠层结构都是如上所述，二个信号走线层在外部，同时两个参考层在内部。图16-13所示的叠层满足大部分4层板的应用。但是其他可能的叠层结构也被成功应用。
采用一点点非常规的做法，将信号层和参考平面交换，产生如图16-14A的叠层结构。
这种叠层结构的最大优势是在外层的参考平面能够对内层的信号提供屏蔽。缺点是在一个高密度的PCB上，它的地层可能会很大程度上被元器件的焊盘切碎。当然可以通过交换电源层和地层，将电源层放置在元件层，使得这种情况能够得到一定程度的缓解。第二，一些设计者不喜欢一个暴露在外的电源层。第三，信号层处于中间的使得调式板子很难。这种设计满足目标1,2和4.
上面的3个问题中的2个可以通过图16-14B的设计得以缓解。其中2个外层都是地平面，而电源信号按照信号线的方式在信号层内走线。电源线按照栅格的方式，并使用比较宽的走线。这种叠层结构又会增加两个新的优点：
1，两个地平面进一步减少了地平面的阻抗，因此产生更少的共模辐射。
2，两个地平面可以在四周被缝补在一起，将所有的信号包围住，形成一个法拉第笼。这种设计满足目标1,2,4和5.
另外，不是很常见，但是表现不错的第四种可能叠层结构，如图16-15所示; 
这种结构和图16-13很类似，不同点是把电源参考层用地层替换，电源按照信号线在信号层走线。这种设计客服了图16-14中的调式难的问题，而且因为2个地平面，它依然提供较低的地平面阻抗。但是两个参考平面没有提供屏蔽功能。图16-15满足目标1,2和5，但是不满足3,4 和6.一个著名的个人计算机外设产商成功使用这种结构好多年。
显然，对于4层板叠层来说，存在好多的选项，可能远远超出你原先的认知。只使用4层板，有可能满足6个目标中的4个。图16-13,16-14B以及16-15都能够提供很好的EMC性能。
16.4.2.3 六层板
大部分六层板包括4个信号层和两个参考层，从EMC的角度看，6层板比4层板更好，因为它更容易通过将高频信号布线在内层来屏蔽它们，以及更容易为以同一层为参考层的两个信号层，提供垂直走线的方式。
其中一种不应该使用的6层叠层结构如图16-16所示，其中参考层没有对信号层进行屏蔽，两个信号层（层1和层6）没有参考平面。如果所有的高频信号走现在层2或者层5，仅有低频信号或者没有信号走线在层1和层6，这种叠层安排才有可能正常工作而不会产生很多问题。在这种叠层结构下，任何在层1和层6的空白区域，需要使用地填充，并将它们尽可能多地通过过孔都连接到地平面。这种设计只是满足目标3.
当可以使用6层板时，提供两个内层供高速信号使用的原则（如图16-14中的做法），可以很容易实现，如图16-17：
除了高速信号布线层（层3和层4），这种配置也提供了2个表面层供低速信号布线使用。
这是一个很常见的6层叠层结构， 它能够有效控制辐射。这个配置满足目标1,2和4.但是3,5,和6不满足。它的主要缺点，不是很严重的缺点，是电源层和地层分的太开。因为它们距离远，所以电源和地平面之间的容性值不大。因此，需要仔细设计去耦方式来客服这个限制。
不是很常见，但是也是一个性能很好的6层叠层结构设计如图16-18所示，它有和图16-17同样的层序，但是每一层的走线和层间距不同。在许多情况下，这种结构能够提供比图16-17更好的EMC性能.
在图16-18中，H1标表示这是信号1水平方向走线层，V1表示这是信号1的垂直走线层。H2和V2对信号2代表同样的意思。这种配置有一个好处是垂直走线的信号总是参考同一个平面。而缺点是层1和层6的信号没有屏蔽。因此，所有的信号层都应该靠近它们的参考层，并且期望的板子中间部分是由更厚的核心介质物料构成。典型的层间间距可以是
0.005英寸，
0.005英寸
0.040英寸
0.05英寸
0.05英寸
这种叠层结构满足目标1,2和6，不满足3,4和5.
如果图16-18中的电源层有多个直流电压并且电源层被分割成不同的电压区域，那么所有的关键信号必须在层1和层3走线，因为它们靠近地平面。不需要跨过电源层分隔线的信号可以在层4和层6走线。但是，如果其中的直流电压信号在信号层布线，那么这个问题就可以避免。
6层板相对于4层板更容易获得好的EMC性能。6层板有4层信号走线层的优势，而4层板只有2个，并且6层板有允许使用2个地平面的可能性。图16-17和图16-18，两个叠层结构都是表现比较好的。图17将2个高频信号层屏蔽，而图18允许一对垂直走线的信号层以同一个平面作为参考。图16-17经常备用没有屏蔽外壳的产品中，而图18优先使用在有屏蔽外壳的产品中。
16.4.2.4 8层板
8层板可以被用来添加2个布线层或者通过增加2个参考平面来提升EMC性能。尽管两种情况都有使用的例子，但是大部分8层板是用来提升EMC性能的而不是为了添加额外走线层。8层板相对6层板，它的成本提升百分比，是少于，从4层变到6层而增加的成本百分比的。考虑到相应的EMC性能的提升，这部分增加的成本是很划算的。因此，大部分的8层板（和我们在这里讨论的所有8层板叠层）都包括4个信号走线层和4个参考层。
不管你如何决定它的叠层结构，一个有着6层走线层的八层板是肯定不推荐的。如果你需要6层布线层，那么你应该使用一个10层板。因此一个8层板可以被看做是一个有着更好EMC性能的6层板。尽管有很多可能的叠层结构，我将只是讨论其中几个已经被证实，能够提供很好EMC性能的结构。
一个有着较好EMC性能的8层板的基本叠层结构如图16-19所示。这种结构是很流行的，而且可以满足6条设计目标中的5条，但是它不符合设计目标6。 所有的信号层都有相邻参考层，而且所有的层都是紧耦合的。高速信号被埋夹在两个参考层之间，参考层能够提供屏蔽以减少发生在高频信号中的辐射。另外，这个板子使用了多个地平面，减少了地阻抗。
为了最好的EMC性能和信号完整性，当关键高频信号改变布线层时（例如图16-19中从层4到层5），在信号过孔附近，需要添加一个地平面到另一个地平面的过孔。这会为回路电流提供一个临近的路径。
图16-19的叠层结构可以通过使用嵌入容性板技术进一步改善。容性板技术在章节11.4.6中有说明。容性板可以用于层2和层3或者层6和层7.这种方法能够大大改善高频信号的去耦，以及可能允许使用少得多的分立去耦电容。
如果设计中要求有2个直流电源，例如5V或者3.3V，那么可以考虑使用图16-19的叠层结构。每一个电源平面可以被分配给不同的电压。这样能够有2个完整的电源平面而避免分割电源层，引起相关问题。
另外一个非常优秀的8层设计如图16-20所示. 这个配置和图16-18的6层板配置很类似，但是它包含了2个外部的地层。
这样做，使得所有的走线层都埋夹在了两个参考平面之间，从而被屏蔽。另外信号能够按照垂直方式走线，高频信号参考同一个平面。
尽管图16-20的结构的使用没有图19的那么普遍，但是这个优秀的配置结构也符合6个设计目标中的5个。它只是不满足目标3. 典型的层间距为：单位英寸
0.01,
0.005，
0.005，
0.020，
0.005
0.005，
0.01。
层1和层2之间德距离为10mil，而层2和层3的距离是5mil，所以层2和层4信号的大部分的回流电流将通过层3参考层回流（而不是层1）。类似的对于在层5和层7的信号，大部分的回流电流将通过层6流回。当信号层位于两个参考平面之间，与其中一个参考平面的距离是另外一个参考平面的2倍，那么67%的电流会通过距离近的平面回流，只有33%的电流通过更远的参考平面流回（见表格10-3）。
对于图16-20，一个更好的层间距是
0.015，
0.005，
0.005,
0.01，
0.005，
0.005，
0.015.
这种情况下，远端参考面的距离是近端参考面距离的3倍，75%的电流会通过距离近的平面回流，只有25%的电流通过更远的参考平面流回（见表格10-3）
另一个修改于图16-20的，8层设计可能行，是将参考平面移动到中间，如图16-21所示。这样的好处是电源和底层有很很紧密的耦合，而代价是不能够对信号进行屏蔽。
这基本上是图16-18的结构（按：6层设计）对应的8层设计，它通过在中间添加一对紧密耦合的电源和地层来得到。这种结构的典型层间距可能是：
0.006，
0.006，
0.015，
0.006，
0.015，
0.006，
0.006.
0.006的距离允许信号层和他们对应的回路层之间，以及中间的电源和地层之间，紧密耦合，这将提高500MHz以上信号的耦合性能。这个配置满足目标1,2,3,5和6.但是不满足目标4。这是一个有着很好信号完整性和优秀EMC性能的叠层配置。它比图16-20更受欢迎，因为它有着紧密耦合的电源/底平面层。图16-21的叠层结构甚至还可以进一步改善，通过在层4-5之间使用嵌入式容性PCB板材来提高高频信号的耦合性。这是一种我非常喜欢的应对高频信号的叠层配置结构。
对于在一个屏蔽外壳里的有高频信号（谐波分量高于500MHz）的板子，叠层结构图16-21是优选的。对于低频信号板，或者用在非屏蔽外壳的产品，图16-20的叠层结构可能更好，因为它提供了信号的屏蔽功能。
请注意上述3个8层板的叠层都是符合6个标准中的5个。
图16-22展示了一个可以接受，但不是很理想的8层结构。它使用在需要分割电源层的情形。它有两个分割的电源层和4个信号走线层。这种结构典型的层间距可能是：
0.006，
0.006，
0.015，
0.006，
0.015，
0.006，
0.006
因为分割的电源层离信号层的距离，是地层离信号层距离的3倍。75%的信号回流将会在地层上，只有25的电流在分割的电源层上。这将降低（对冲）6dB，由于电源层分割引起的不利影响。这种结构满足目标1,2,4,5，但是不满足3和6.
使用超过8层板，并没有什么EMC的优势。使用超过8层板，往往是因为需要额外的信号走线层。如果需要6层信号走线层，那么需要一个10层板。
16.4.2.5 10层板
10层板通常有6层走线层和4层参考层。在10层板上使用多于6层的信号层，是不推荐的。
高层数板（10层+）要求使用很薄的绝缘介质。（通常在0.062英寸厚的板上是0.006英寸或者更少）。因此它们在相邻的层与层之间自动就会有很紧密的耦合性。它们满足设计目标2和3.当正确设计叠层和布线后，它们可以满足5个目标项或者满足全部的6个目标。这样将会有很好的EMC性能和信号完整性。
一个常用而且几乎理想的10层叠层结构如图16-23所示。这个结构有这么好的性能的原因是信号层和返回电流层有很紧密的耦合，高速信号层有屏蔽，存在多个地平面参考层以及板子中间电源层和地层之间的紧密耦合。高频信号耦合性能可以进一步改善，通过在层5-6之间使用嵌入式容性PCB板材.高速信号线正常都是布线在参考层之间的内层走线层（层3-4和层7-8）。
在这种叠层配置中，通常进行配对信号层进行垂直布线的方法是，层1和10（只有低频信号线），层3和4，层7和8（包含高速信号）。
通过这种配对的方式，参考层2和9提供了对内层高频信号线的屏蔽作用。另外层3和层4上的信号，和层7层8上的信号线是被中间的电源层/地层隔离开来的。例如，高速时钟信号可以在一个信号对层上布线（如层3或者层4），而高速地址和数据线在另外一个信号对层上布线（如层7或者层8），这样，总线信号线受中间参考层保护，而不会被时钟噪声影响。
在关键信号从一个信号层走到另一个信号层的地方（即过孔的位置），要根据实际需要，放置去耦电容或者过孔，来减少回流电流路径的不连续性。（章节16.3.3）。图16-23满足设计目标6个中的5个，它不满足目标6。
另外一个对图16-23显示的10层板结构垂直信号层，进行配对的可能是，层1和3，层4和7，以及层8和层10互相作为配对层。对于配对层1和3，以及8和10，它们对垂直信号线布线时有一个好处，就是它们的信号都是参考同一个参考层。当然，不好的地方是，如果层1或者层10有高频信号，没有内层可以提供对它们的信号进行屏蔽。因此，这些高频信号应该尽可能靠近参考层以减少干扰（对于10层板来说，层间距很小，是自然就满足这个条件的）。
上面对10层板讨论的两种信号层配对，每一个都具有很多的优点和少量的缺点。两种配置最主要的不同是如何配对垂直走线层。如果仔细布线，每一种配置都有很好的EMC和信号完整性性能。
图16-23的叠层可以通过对层5和层6，使用容性PCB板技术提升性能。这样做可以提高电源和地层之间的耦合度。
图16-24是10层板的另一个可能的叠层结构。这种配置放弃了电源层和地层之间相邻成对的方式。得到的好处是，它提供了3个信号走线层对，这3对信号层通过最外层的地层屏蔽，而且互相之间被内部的参考层隔离。当你只有少量的低频信号需要走线在外层，而大部分信号都是高速信号时，图16-24是非常适合的。
对这种叠层结构，有一个需要注意的地方是，在高密度板上，它的外层地层会被元器件的焊盘以及过孔切得多碎。这个问题需要处理，并且外层设计要非常小心。这种叠层配置满足目标1,2，4和5，但是不满足3和6.
图16-25又是另一种10层叠层结构。这种结构允许垂直走线信号相邻于同一参考平面。但是它必须放弃电源层和地层之间的紧密耦合。这种结构和图16-20的8层结构很类似，只是多增加了2个低频信号走线外层。 
图16-25的配置满足设计目标1，2，4，5，和6，但是不满足3。
它可以通过将层2和层9各自更换为嵌入式容性PCB来改善性能，同时也满足设计目标3.但是这样做实际上将它变成12层板了。
图16-26展示了一个满足全部6条设计目标的叠层结构。然而它的缺点只有4层走线层。这种配置提供了非常好EMC和信号完整性的性能。同样它可以通过使用嵌入式容性PCB来进一步提供性能。
16.4.2.6 12层之上的PCB
高层数PCB板子有很多的参考层，因此，电源层分割引起的问题将会避免，因为有足够的电源层使得每一个电源层可以只分配为一个电压。
图16-27是一个满足所有6条设计目标的非常好的12层板的叠层。它是在图16-25的10层板子基础上，通过添加额外的两层，以符合设计目标3来得到的。它的性能可以通过对层2和层3，或者层10和层11使用嵌入式容性PCB来进一步提升。
如果设计中需要使用多个DC电压，使得必需分割两个电源层，那么可以考虑图16-28的结构。在在这种结构中国，分割的电源层与所有的信号层都是通过参考层隔离的。因此没有任何一个信号会和分割电源层相邻，信号跨过电源分隔线的潜在问题被消除。图16-28的结构有6个信号走线层，满足5个设计目标，不满足目标6。
16.4.2.7 基本的多层PCB叠层结构
如本章节例子展示的那样，很多时候PCB设计师面临着选择，是将关键信号埋放在两个参考平面之间来实现屏蔽（目标4），还是在以同一个相邻层为参考面的两个层上布线（目标6）。
尽管和流行做法相悖，我相信存在着重要的证据可以表明，对于高频率电路，好的EMC性能和好的信号完整性，将关键信号布线在以同一个相邻层为参考面的两个层上，比将它们埋放在两个参考平面之间来实现屏蔽，会获得更好的好处。通过这种方法，EMC性能和高速PCB的信号完整性，两者都会获得改善。将一个信号布线在同一个参考平面的相邻两个面上，将大大减少回路电流的阻抗。这是因为大部分PCB设计师不会或者是不能，在信号线的附件，添加参考层到参考层的过孔，如章节16.3.3所讨论。
那么对于一个层数较多的高速数字逻辑板，这就有了一个通用的步骤可以为它选择一个较好的叠层结构的。基本的叠层结构由两个最基本的结构构成，而其中一个最基本的结构是由以同一个层作为参考层的两个信号层组成，如图16-29A所示，另外一个最基本的结构是相邻的电源层和地层构成一个层对，如图16-29B所示。然后这连个最基本的结构通过多次使用，形成一个6层或者6层以上的PCB结构。
例如，图16-18展示的6层结构是由两组图16-29A的构件模块组成，而图16-21的8层结构是使用2组29A的构件模块再联合一个29B的模块组成。
图16-30展示了一个带有8个布线层的12层的板子，它是基于使用4个图16-29A的基本构件模块组成。这个结构没有相邻的电源和地层，所以它只满足6个设计目标中的5个。
再添加一个图16-29B的模块到图16-30的中间，那么构件出一个14层的板子，它符合所有的设计目标。
16.4.3 通用PCB叠层结构的设计步骤
前面的章节讨论了不同的方法来设计高速数字电路PCB板的叠层，从4蹭到14层。一个好的PCB叠层结构可以减少辐射，提高信号质量，帮助提高电源总线的去耦性。没有最好的叠层结构。每一种设计都有许多不同的选项。通常一些设计目标采用折中方案是必要的。
表格16-2总结了各种常用的PCB的走线层数，参考平面层数等等信息。其他的很多设计也是可行的，但是这些是最常见的。从表格中可以对为什么需要使用更多层数有一个直观的认识。
需要指出的是当层数达到8层或者更多层时，5个设计目标或者一些情况下，全部的6个设计目标都能够被满足。
除了信号层数，层的种类，以及层的顺序以及下面的几个因数对于决定板子的EMC性能都是很重要的：
1， 层间距
2，垂直信号走线层如何配对；
3，一些信号（时钟，总线，高速信号，低频信号等等）在哪一对配层走线；
这些讨论都是默认板子的厚度为0.0062英寸厚（1.6mm），同时板子的横截面是对称的，层数是偶数的以及采用通用过孔技术。如果考虑到埋孔，盲孔，微过孔，非对称板，奇数层板等等，一些其他的因数需要考虑，那么许多情况下，额外的叠层结构不仅是可能的，也是合乎要求的。
以下是创建PCB叠层结构所要求的通用步骤：
1，决定需要的走线层数
2，决定如何处理多个直流电压
3，决定不同的系统电压要求的电源层层数；
4，决定是否将多个电压放置在同一个电源层，从而是否需要分割电源层，以及是否需要走线限制条件。
5，按照图16-29A所示，分配每一个信号层对到一个相同的参考平面。
6，按照图16-29B所示，配对电源层和地层
7，决定层的顺序
8，决定层之间的距离
9，决定必需的走线规则。
根据这个章节中的指引，能够设计出更好的PCB，避免许多最常见的EMC问题。除了图16-16，这里所讨论的所有叠层结构，都能提供一个较好或者非常好的EMC性能。
避免回流路径的不连续可能是最重要的方法，它经常在PCB设计中被忽略。想一想，哪里是信号的回流路径？
章17会有更多关于PCB设计以及混合信号走线的的内容。
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