内存屏障 ARM dmb RISC-V fence

#ifdef  _CPU_R5_
static inline void __dmb(void) { __asm__ __volatile__ ("dmb"); }
#endif
#ifdef  _CPU_RV32_
static inline void __dmb(void) { __asm__ __volatile__ ("fence rw,rw"); }
#endif

ARM 指令名	功能描述
DMB	数据存储器隔离。DMB 指令保证： 仅当所有在它前面的存储器访问操作都执行完毕后，才提交(commit) 在它后面的存储器访问操作。 数据内存屏障，它可确保会先检测到程序中位于 DMB 指令前的所有显式内存访问指令，然后再检测到程序中位于DMB 指令后的显式内存访问指令。它不影响其他指令在处理器上的执行顺序。 DMB{cond} {option} option 的允许值为：SY 完整的系统DMB 操作。 这是缺省情况，可以省略。
DSB	数据同步隔离。比 DMB 严格： 仅当所有在它前面的存储器访问操作都执行完毕后，才执行在它后面的指令（亦即任何指令都要等待存储器访问操作——译者注） 数据同步屏障是一种特殊类型的内存屏障。 只有当此指令执行完毕后，才会执行程序中位于此指令后的指令。 当满足以下条件时，此指令才会完成： 位于此指令前的所有显式内存访问均完成。 位于此指令前的所有缓存、跳转预测和 TLB 维护操作全部完成。 DSB{cond} {option} option 允许的值为： SY       完整的系统 DSB 操作。 这是缺省情况，可以省略。 UN       只可完成于统一点的DSB 操作。 ST       存储完成后才可执行的DSB 操作。 UNST 只有当存储完成后才可执行的DSB 操作，并且只会完成于统一点。
ISB	指令同步隔离。最严格：它会清洗流水线，以保证所有它前面的指令都执行完毕之后，才执行它后面的指令。 指令同步屏障可刷新处理器中的流水线，因此可确保在 ISB 指令完成后，才从高速缓存或内存中提取位于该指令后的其他所有指令。这可确保提取时间晚于ISB 指令的指令能够检测到 ISB 指令执行前就已经执行的上下文更改操作的执行效果，例如更改ASID 或已完成的 TLB 维护操作，跳转预测维护操作以及对 CP15 寄存器所做的所有更改。 此外，ISB 指令可确保程序中位于其后的所有跳转指令总会被写入跳转预测逻辑，其写入上下文可确保 ISB 指令后的指令均可检测到这些跳转指令。这是指令流能够正确执行的前提条件。 ISB{cond} {option} option 的允许值为：SY 完整的系统DMB 操作。 这是缺省情况，可以省略。

DMB 在双口 RAM 以及多核架构的操作中很有用。如果 RAM 的访问是带缓冲的，并且写完之后马上读，就必须让它“喘口气”——用 DMB 指令来隔离，以保证缓冲中的数据已经落实到 RAM 中。 DSB 比 DMB 更保险（当然也是有执行代价的），它是宁可错杀也不漏网——清空了写缓冲，使得任何在它后面的指令，不管要不要使用先前的存储器访问结果，通通等待访问完成。

The ARMv8-A dmb sy, IBM POWER sync, or RISC-V fence rw,rw memory barrier prevents reordering of loads and stores.

More aggressively relaxed architectures: ARM, IBM POWER, and RISC-V (cam.ac.uk)

RISC-V fence 指令对外部可见的访存请求,如设备 I/O 和内存访问等进行串行化。

fence pred, succ

同步内存和 I/O(Fence Memory and I/O). I-type, RV32I and RV64I. 在后续指令中的内存和 I/O 访问对外部(例如其他线程)可见之前,使这条指令之前的内存及 I/O 访问对外部可见。

fence r, rw 将前面读取与后面的读取和写入排序。

arm 和riscv fence指令对比

fence 指令 linux 应用 barrier