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Verilog
文章平均质量分 65
edward_zcl
这个作者很懒,什么都没留下…
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三段式状态机理解浅析
关于FSM的写法按照always块的个数来划分可以分为一段式(一个always块)、两段式状态机(两个always块)、三段式状态机(三个always块)。三段式状态机具有以下优点: (1) 三段式状态机可以清晰完整的显示出状态机的结构, (2) 可以清晰的将状态图转化为verilog代码, (3) 代码清晰,降低编写维护复杂度, 这里仅讨论三段式状态机。 下图是状态机的结构图: 状态机结构图 按照三段式状...转载 2022-04-02 16:51:22 · 312 阅读 · 0 评论 -
vivado中coe与mif的区别与联系
前几天折腾zynq下bram作为rom使用,初始化rom时需要用到.coe文件,但在vivado中“generate output products”后,还会生成.mif文件,下面看一下两个文件的内容。.coe文件的内容如下图.mif文件的内容如下图对比发现.mif文件的内容就是.coe文件内容的二进制形式显示。在ZC702_blk_mem_gen_0_0目录下,同时存在.coe与.mif文件。那么...转载 2022-03-09 21:29:08 · 1538 阅读 · 0 评论 -
DFT scan chain基础入门
现代集成电路的制造工艺越来越先进,但是在生产过程中的制造缺陷也越来越难以控制,甚至一颗小小的 PM2.5 就可能导致芯片报废,为了能有效的检测出生产中出现的废片,需要用到扫描链测试(scan chain),由此产生了可测性设计即 DFTflow。注意scan test 只能检测出制造瑕疵,无法检测芯片功能瑕疵。DFT 第一步是做 scan chain,首先将电路中的普通 DFF 换成 scan DFF:scan DFF 是在原DFF 的输入端增加了一个 MUX,于是多了几个 pin :scan.转载 2021-01-02 17:11:17 · 9588 阅读 · 1 评论 -
浅谈IC设计时序约束(大咖带你懂IC)
学数字IC的同学都知道的经典问题。延时/时序,是数字电路的核心概念。时序约束,是保证门级电路正常工作的延迟约束,就好像高速公路上行驶的汽车,对其车速和安全车距的要求。速度过快,车距过近,就很容易发生撞车, 而速度过慢,车距过大,就容易造成拥堵。 所以,只有合适的速度和车距要求才能保证高速公路的安全和畅通。门级电路的原理类似,如果从前级寄存器到后级寄存器之间的数据路径,延迟过大,传输过慢,就可能造成数据“拥堵”,而延迟过小,传输过快,就会发生数据“撞车”。而数据的延迟约束是由建立时间和保持时间来约束的。.原创 2020-12-16 18:30:27 · 3698 阅读 · 4 评论 -
FPGA之FIFO篇
作为一种特殊的寄存器,FIFO使用及其常用,同步异步的,一级多级的,当然了FIFO只有单口,毕竟先入先出,SRAM还有双口的,两者很像。一般来说存储器有,DRAM,SRAM,SD卡,ROM,寄存器/寄存器堆,FIFO,DDR,控制器有RISC-V,CPU(软核microblaze,硬核arm等),DMA控制器,以及自己写的互联控制器等等。同样的,FIFO也有对应的深度(地址,指针),数据端口,使...转载 2019-08-26 22:13:49 · 14533 阅读 · 0 评论 -
SRAM工作原理
一、SRAM概述 SRAM主要用于二级快速缓存(Level2 C ache)。它利用晶体管来存储数据。与DRAM相比,SRAM的速度快,但在同样面积中SRAM的容量要比其它类型的内存小。 大部分FPGA器件採用了查找表(Look Up Table,LUT)结构。查找表的原理类似于ROM,其物理结...转载 2019-08-26 21:54:30 · 48255 阅读 · 13 评论 -
verilog中的fork...join用法
这句话通常使用在验证之中,也就是常说的systemverilog(SV),写在testbench,不可综合。如果在功能代码中这样写进程,或者显示的写延时语句是没有用的,只能用于功能查看,无法综合这些指定的内容。但是功能代码中常常使用阻塞与非阻塞进行流水线设计,以及多个模块的并行。像testbench中还通常会有任务task,函数func,打印,以及其他特殊约束或者规则等。总之,verilo...原创 2019-08-25 23:24:09 · 52698 阅读 · 1 评论 -
Verilog建立时间,保持时间要求
最近实验室芯片流片回来了,最为一个微电子专业的做算法的学生,对这个还是有一点兴趣的,先攒着吧。。https://blog.csdn.net/wordwarwordwar/article/details/80160772https://www.cnblogs.com/amanlikethis/p/3721968.htmlhttps://www.cnblogs.com/lilto/p/95811...原创 2019-07-03 16:17:01 · 1349 阅读 · 0 评论 -
Verilog阻塞赋值与非阻塞赋值
本文转载自:https://blog.csdn.net/u012373020/article/details/25097393 verilog设计进阶时间:2014年5月6日星期二 主要收获:1.阻塞赋值与非阻塞赋值;2.代码测试;3.组合逻辑电路和时序逻辑电路。 阻塞...转载 2019-05-02 16:24:35 · 490 阅读 · 0 评论 -
Verilog基础知识(数值表示总结,signed,原码,反码,补码)
以前虽然是用过verilog,但是只使用了其中最常见wire,reg类型数据,并且是无符号的,因为是及处理过程很多数据就是无符号的。但是想进一步拓展无符号数,或者其底层的补码形式存储与运算方式,就需要进一步学习了。以下参考:https://www.cnblogs.com/douzi2/p/3401252.htmlVerilog中的有符号计算之认知补码Verilog中的有符号计数,一般是自...原创 2019-04-22 18:02:41 · 9216 阅读 · 0 评论