FPGA之FIFO篇

作为一种特殊的寄存器,FIFO使用及其常用,同步异步的,一级多级的,当然了FIFO只有单口,毕竟先入先出,SRAM还有双口的,两者很像。一般来说存储器有,DRAM,SRAM,SD卡,ROM,寄存器/寄存器堆,FIFO,DDR,控制器有RISC-V,CPU(软核microblaze,硬核arm等),DMA控制器,以及自己写的互联控制器等等。同样的,FIFO也有对应的深度(地址,指针),数据端口,使能信号flag,位宽等,网上其实也有很多对应的读写FIFO的verilog代码,比如·:https://download.csdn.net/download/qq_25370363/9042439,虽然有些代码优化不大,但是作为参考学习还是可以的。

Verilog整理笔记之FIFO篇

  我想大家都知道,队列是计算机系统中一种比较基本的数据结构。作为队列中的一种,先进先出的FIFO是一种比较常用的存储器单元。FIFO通常有读允许端口、写允许端口、数据输入端口、数据输出端口、FIFO状态端口等信号端口。其中,FIFO状态端口输出当前FIFO的状态——满、未满或空。

  16*16位FIFO的功能框图如下。其中,clock为系统时钟信号输入,reset为系统复位信号,read为读数据信号允许信号,write为写入FIFO允许信号,fifo_in[15:0]为数据输入,fifo_out[15:0]为数据输出,fifo_empty为指示FIFO当前是空的,这种情况下,只能对FIFO进行写入数据操作;fifo_full指示当前FIFO是满的,这种情况下,当然只能对FIFO进行读数据操作,是不能写入数据的;fifo_half指示当前FIFO队列中没空也没满,这种情况下,既可以对FIFO进行写入数据操作,也能进行读数据操作。

在这里插入图片描述

16*16位FIFO读写数据操作的Verilog HDL的代码整理如下。

module FIFO_16_16(
      clock,reset,
      read,write,fifo_in,fifo_out,
      fifo_empty,fifo_full,fifo_half);
input clock,reset,read,write;
input [15:0] fifo_in;
output [15:0] fifo_out;
output fifo_empty,fifo_full,fifo_half;

reg [15:0] fifo_out;
reg [3:0] read_ptr,write_ptr,counter;
reg [15:0] ram [15:0];
wire fifo_empty,fifo_full,fifo_half;

always @(posedge clock)
 if(reset)
  begin
  read_ptr=0;
  write_ptr=0;
  counter=0;
  fifo_out=0;
  end
 else
 case({read,write})
  2'b00: counter=counter;
  2'b01: begin
     ram[write_ptr]=fifo_in;
     counter=counter+1;
     write_ptr=(write_ptr==15)?0:write_ptr+1;
     end
  2'b10: begin
     fifo_out=ram[read_ptr];
     counter=counter-1;
     read_ptr=(read_ptr==15)?0:read_ptr+1;
     end
  2'b11: begin
     if(counter==0)
      fifo_out=fifo_in;
     else
      begin
       ram[write_ptr]=fifo_in;
       fifo_out=ram[read_ptr];
       write_ptr=(write_ptr==15)?0:write_ptr+1;
       read_ptr=(read_ptr==15)?0:read_ptr+1;
      end
     end
 endcase
assign fifo_empty=(counter==0);
assign fifo_full=(counter==15);
assign fifo_half=(counter==8);
endmodule

  至此,我整理了Verilog HDL语言在基本逻辑电路设计中关于存储器设计的ROM、SRAM和FIFO的设计实例,其中的代码都是笔者亲自测试过的,希望朋友们能指出不足之处,以便笔者在FPGA和Verilog的学习中取得进步。

更多参考:

https://www.cnblogs.com/jason-tian-lei/p/4302849.html
https://www.cnblogs.com/kingstacker/p/7666358.html
https://www.cnblogs.com/ylsm-kb/p/9068449.html
https://blog.csdn.net/xffjpf/article/details/80494377
https://blog.csdn.net/u013701860/article/details/24470157

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
©️2022 CSDN 皮肤主题:大白 设计师:CSDN官方博客 返回首页
评论
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、C币套餐、付费专栏及课程。

余额充值