软件报错
软件报错汇总
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vivado报错(一)vivado与modelsim联合仿真报错
根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上,因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码,作用是设置Verilog库的优先级高于VHDL。注意:根据问题描述修改位宽是解决不了问题的,因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言,导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。原创 2023-12-07 10:54:41 · 1143 阅读 · 0 评论 -
vitis 报错(2)[Common 17-53] User Exception: Unable to get hpfm file from project
在创建工程时,会有一个 "Project is an extensible Vitis platform"可勾选项,如果勾选了此项,Menu->File->Export 会变成 "Export Platform" 而不是 "Export Hardware"。如果直接导出,可能会报错。此时需要在platform setup页面使能M_AXI_GP端口以及FCLK_CLK0端口,并使FCLK_CLK0端口设置成默认。原创 2023-08-03 10:22:59 · 910 阅读 · 0 评论 -
vitis 报错(1)[Common 17-69] Command failed: ERROR
只是简单的配置了zynq并添加了spi接口,bd验证以及bitstream生成都没有问题,包含bitstream导出hardware时出现如图报错。看了Xilinx论坛的帖子,也有包含ila时或者其他情况会出现该报错的,有其他解决办法,但重新打开工程最直接有效。原创 2023-03-31 19:49:03 · 3281 阅读 · 0 评论