FPGA
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eric_arrow
这个作者很懒,什么都没留下…
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求x+i*y的相位角
module Vec2Angle( clk, nreset, i_x, i_y, o_angle);parameter nd = 16; // number of data bitsparameter na = 14; // number o转载 2013-01-31 15:35:52 · 903 阅读 · 0 评论 -
开根号
`timescale 1ns / 100psmodule cordic_sqrt( rst_n, clk, din, sqrt_valid_in, dout, sqrt_valid_out);//=========================================================// Interface definition转载 2013-01-31 15:47:04 · 768 阅读 · 0 评论 -
fpga工具
1.编译库首先确保两点:1.modelsim处于关闭状态 2.ini文件可写Altera: Tools-》Launch EDA simulation Library Complier 一路点下去Xilinx:ISE Design Tools-》Tools-》simulation library complier 一路点下去。但是这样可能编译完以后ini文件没有被改好。这时候到ISE原创 2013-03-10 00:03:30 · 687 阅读 · 0 评论 -
ipcore使用注意
- xilinx的fir滤波器5.0单速率不涉及抽取或者插值。时钟频率可以是采样率的倍数。这样只会把有效的那拍数字打进去。而且rfd和rdy的输出都符合这个倍数。注意的是:din要置为0,开始仿真的时候。当然这个只是针对仿真。否则,结果难以解释。 - altera fft模块。 仿真时如果输出莫名其妙红线。因为输入的reset坚持的时间不够长。 - xilinx dds。原创 2013-03-26 17:55:31 · 681 阅读 · 0 评论 -
超前进位加法器(32位)
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity adder32 is port( a, b: in std_logic_vector(31 downto 0); s: out std_logic_vector(31 downto 0)原创 2013-05-08 14:52:02 · 4199 阅读 · 0 评论