- xilinx的fir滤波器5.0
单速率不涉及抽取或者插值。时钟频率可以是采样率的倍数。这样只会把有效的那拍数字打进去。而且rfd和rdy的输出都符合这个倍数。
注意的是:din要置为0,开始仿真的时候。当然这个只是针对仿真。否则,结果难以解释。
- altera fft模块。 仿真时如果输出莫名其妙红线。因为输入的reset坚持的时间不够长。
- xilinx dds。 配置中有个system clock,指的是信号的逻辑意义上的时钟。而不是你的数字系统的clock。
- 对于任何ipcore的输入,不应该有红线。(非常重要)