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verilog
文章平均质量分 87
Erisay
这个作者很懒,什么都没留下…
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关于generate用法的总结[Verilog]
转载http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtract generate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段,此时所有...转载 2018-10-31 09:38:39 · 1453 阅读 · 0 评论 -
Verilog中 for 语句
[转载]https://www.cnblogs.com/xd-elegant/p/4520920.html在C语言中,经常用到for循环语句,但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别。 在Verilog中除了在Testbench(仿真测试激励)中使用for循环语句外,在Testbench中for语句在生成激励信号等方面使用较普遍,但在RTL级编码中却很少...转载 2018-10-30 17:05:24 · 1797 阅读 · 0 评论 -
Verilog中存储器——寄存器数组定义和赋值
[转载]http://blog.sina.com.cn/s/blog_9424755f0101rhrh.html存储器是一个寄存器数组。存储器使用如下方式说明:reg [ msb: 1sb] memory1 [ upper1: lower1],memory2 [upper2: lower2],. . . ;例如:reg [0:3 ] MyMem [0:63]//MyMem为64个...转载 2018-10-30 17:10:08 · 48062 阅读 · 0 评论