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RSS订阅原创 特权同学《Verilog边码边学》P16 112 条件判断if与分支判断case语句的使用 作业答案 时序逻辑8-3编码器
以时序逻辑的形式，分别使用if语句和case语句设计8-3编码器
2023-04-24 12:01:51
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原创 特权同学《Verilog边码边学》P14 110 generate语法的使用 作业答案 使用generate语法设计一个脉冲计数器
使用generate语法设计一个脉冲计数器
2023-04-21 20:12:19
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原创 特权同学《Verilog边码边学》P9 105 理解FPGA设计的并行性 课后作业 答案
将一个递增变化的输入值赋值给寄存器1，同时寄存器1赋值给寄存器2，寄存器1和寄存器2在同一个always语句里面实现，看看这两个寄存器的值是如何变化的？思考一下这样变化的结果符合FPGA的并行性吗？
2023-03-14 11:59:46
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原创 特权同学《Verilog边码边学》P8 104 基于Xilinx BUFGCE原语的门控时钟设计 课后作业 答案
从慢时钟（1MHz）切换到快时钟（100MHz）。修改教程代码中的参数即可，在此不再赘述。在1s中维持10ms。
2023-03-11 11:48:54
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空空如也
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