特权同学《Verilog边码边学》P8 104 基于Xilinx BUFGCE原语的门控时钟设计 课后作业 答案

目录

作业1

作业2

要求

 分析

代码

design

testbench

结果

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作业1

  修改教程代码中的参数即可，在此不再赘述。

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作业2

要求

 分析

BUFGMUX #(
   )
BUFGMUX_inst (
.O(O),   // 1-bit output: Clock output
.I0(I0), // 1-bit input: Clock input (S=0)
.I1(I1), // 1-bit input: Clock input (S=1)
.S(S)    // 1-bit input: Clock select
   );

•  数据采集时，FPGA工作在快时钟，所以.I1()中应该例化系统100MHz时钟clk。
• 空闲时，系统工作在慢时钟，所以.I0()中应该例化1MHz时钟clk_1MHz。
• .S(S)例化10ms使能信号en_10ms。
• O(O)例化输出信号outclk。

代码

design

`timescale 1ns/1ps
module vlg_design(
	input clk, //快时钟 100MHz
	input rst_n,
	output outclk
	
	);


///
//宏定义
	
`define SIMULATION
	
`ifdef SIMULATION
localparam TIMER_CNT_1s = 30'd100_000 - 1'b1; //1ms计数最大值	
localparam TIMER_CNT_10ms = 30'd1_000 - 1'b1; //10us计数最大值
`else	
localparam TIMER_CNT_1s = 30'd100_000_000 - 1'b1; //1s计数最大值	
localparam TIMER_CNT_10ms = 30'd1_000_000 - 1'b1; //10ms计数最大值	
`endif


//
//1s周期计数器	
	
reg[29:0] cnt;
	
always @(posedge clk )	
	if(!rst_n) cnt <= 'b0;
	else if(cnt < TIMER_CNT_1s) cnt <= cnt + 1'b1;
	else cnt <= 'b0;
	
	
//
//10ms使能信号产生，即S

reg en_10ms;

always @(posedge clk )	
	if(!rst_n) en_10ms <= 'b0;
	else if(cnt <= TIMER_CNT_10ms) en_10ms <= 'b1;
	else en_10ms <= 'b0;

	
//
//产生慢时钟 1MHz

reg clk_1MHz;
reg[6:0] divcnt;

localparam DIV_CNT_MAX = 7'd100 ;
localparam DIV_CNT_MAX_HALF = DIV_CNT_MAX/2;

always @(posedge clk )	
	if(!rst_n) divcnt <= 'b0;
	else if(divcnt < (DIV_CNT_MAX - 1'b1)) divcnt <= divcnt + 1'b1;
	else divcnt <= 'b0;
	
always @(posedge clk )	
	if(!rst_n) clk_1MHz <= 'b0;
	else if(divcnt < DIV_CNT_MAX_HALF) clk_1MHz <= 1'b1;
	else clk_1MHz <= 'b0;
	
	
	

	
BUFGMUX #(
   )
BUFGMUX_inst (
  .O(outclk),   // 1-bit output: Clock output
  .I0(clk_1MHz), // 1-bit input: Clock input (S=0)  //慢时钟
  .I1(clk), // 1-bit input: Clock input (S=1)  //快时钟
  .S(en_10ms)    // 1-bit input: Clock select  //S应该是10ms长的使能信号？这样就能在高电平时选择I1从而进行数据采集
);	
	
endmodule

testbench

`timescale 1ns/1ps
module testbench_top();
	

//参数定义

`define CLK_PERIORD		10		//时钟周期设置为10ns（100MHz）	


//接口申明
	
reg clk;
reg rst_n;
wire outclk;


	
//对被测试的设计进行例化
	
vlg_design		uut_vlg_design(
	.clk(clk),
	.rst_n(rst_n),
	.outclk(outclk)

    );	
	

//复位和时钟产生

	//时钟和复位初始化、复位产生
initial begin
	clk <= 0;
	rst_n <= 0;
	#1000;
	rst_n <= 1;
end
	
	//时钟产生
always #(`CLK_PERIORD/2) clk = ~clk;	


//测试激励产生

initial begin

	@(posedge rst_n);	//等待复位完成
	
	@(posedge clk);

	
	#3_000_000;

	/*repeat(10) begin
		@(posedge clk);
	end*/
	
	$stop;
end


endmodule

结果

•  en_10ms在1s中维持10ms。
• 当en_10ms拉高后，outclk从慢时钟（1MHz）切换到快时钟（100MHz）。