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RSS订阅原创 FPGA——对比XILINX两种FIFO IP核区别及仿真波形（上篇）
下面对两种FIFO编写测试代码（部分代码见附件一）及仿真代码（见附件二），通过仿真波形对比两种fifo区别。由图1-1所示的波形图来看，standard模式的fifo在读使能拉高之后，第一个数据会在下一个时钟读出，而First Word Fall Through 模式的fifo在读使能拉高后，第一个数据会立刻被读出。FIFO在FPGA工程中常被用做数据缓存和跨时钟域处理，和RAM相比，FIFO没有地址线（数据先入先出）操作简单，因此在FPGA工程中被广泛使用。未经本人允许，禁止任何形式转载！
2024-01-21 11:41:44
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原创 FPGA——if...else语句和case语句综合后逻辑电路的区别
方法二：用if...else语句实现，FPGA源码见附件二，逻辑综合后，电路如图1-2所示，由图可看出，该逻辑电路是一个优先选择器电路，即后级电路的输出不仅依赖于输入信号，也依赖于前级电路（o_led1的优先级最高，以此类推，o_led4的优先级最低），消耗的逻辑资源相对于case语句多消耗了3个LUT资源（其中还有2个5输入的LUT资源），逻辑电路也相对复杂，对电路时序也不太友好！“条条大路通罗马”，FPGA也一样，实现同一功能的逻辑代码也可以不同的，当然消耗的FPGA芯片逻辑资源也是不同的。
2024-01-17 22:56:58
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原创 FPGA——建立时间和保持时间对触发器的重要性
如图1-5所示，为数据的建立时间不满足，这种情况下，数据处于半高状态（亚稳态），输出端Q的值高低状态则会由触发器自行判断，即输出端Q的值与输入端D的值无关。如图1-6所示，为数据保持时间不满足，这种情况下，数据也处于半高状态（亚稳态），输出端Q的值高低状态则会由触发器自行判断，即输出端Q的值与输入端D的值无关。因此，数据建立时间和保持时间对触发器至关重要，如果不满足时，将会产生亚稳态，即输出端数据不由输入端决定，这对触发器是灾难性的！
2024-01-15 23:09:16
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空空如也
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