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FPGA芯片的两个最基本组成部分是组合逻辑和时序逻辑,组合逻辑一般采用查找表(LUT),时序逻辑一般采用触发器(FF)。
COMS工艺下的D触发器(D-FF)结构如图1-1所示(开关表示表示传输门,N表示低电平有效,P表示高电平有效)。
图1-1
当传输们接入时钟后,当CLK=0时,如图1-2所示,主锁存器开始工作,将输入的D值存起来,从锁存器将维持上一个状态。当CLK=1时,如图1-3所示,从锁存器开始工作,主锁存器保存的数据将输出到Q端,同时外部输入数据D将被阻隔。因此数据需要在时钟的上升沿之前保持稳定一段时间,即数据建立时间,并且时钟的上升沿之后保持稳定一段时间,即数据保持时间。
图1-2
图1-3
如图1-4所示,为数据的建立时间和保持时间满足的情况,这种情况下,D端的数据将会正确的出现在Q端。如图1-5所示,为数据的建立时间不满足,这种情况下,数据处于半高状态(亚稳态),输出端Q的值高低状态则会由触发器自行判断,即输出端Q的值与输入端D的值无关。如图1-6所示,为数据保持时间不满足,这种情况下,数据也处于半高状态(亚稳态),输出端Q的值高低状态则会由触发器自行判断,即输出端Q的值与输入端D的值无关。
图1-4
图1-5
图1-6
因此,数据建立时间和保持时间对触发器至关重要,如果不满足时,将会产生亚稳态,即输出端数据不由输入端决定,这对触发器是灾难性的!!!
最后说一句:FPGA芯片的建立时间和保持时间是由工艺决定的,即FPGA芯片型号确定下来后,FPGA芯片的建立时间和保持时间也就确定了!!!
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