高性能ADDA--按比例缩小技术的集成电路设计 Book 主要内容

高性能模数转换器（ADCs）

• 低功耗高速高有效分辨率流水线型 ADC
  • SAR 辅助流水线架构优势：在流水线 ADC 架构中，用低分辨率逐次逼近寄存器（SAR）ADC 取代传统的局部低分辨率并行（闪存）量化器，可减少对高精度放大器的依赖，提高能效，如在特定设计中，通过优化架构，降低了功耗，提高了速度和分辨率。
  • ** residue 放大技术创新 **：为提高能效，研究了多种 residue 放大技术，包括无放大器的电容电荷泵、动态源跟随器残留放大、参数放大等开环技术，以及基于比较器和过零检测的闭环技术，这些技术在不同程度上提高了放大器的效率和性能。
• 数字辅助模数转换器
  • 数字辅助的作用与分类：数字辅助可通过数字技术放宽对模拟非理想特性的要求，分为数字补偿（通过数字映射纠正输出）和数字校准（调整模拟电路参数），两者可结合使用，且根据观察 ADC 核心输出的时机，分为前景观察和背景观察，各有优劣。
  • 对 ADC 组件的影响：在比较器中，校准可将精度约束从偏移转移到噪声，降低功耗和输入电容，还能实现一些新架构；在放大器中，数字辅助改变了对线性度和增益精度的要求，使设计重点转向输入参考噪声，促进了非传统放大范式的探索；在 DAC 中，可通过补偿或校准减少匹配要求，降低面积，但需权衡利弊，背景校准在某些情况下可行，但前景校准在一些场景中也足够有效。
• 高能效高速 SAR ADC
  • 架构与性能提升：提出一种新的 8b 649 交织 CMOS ADC 架构，用于高速通信，采用异步定时、冗余电容数模转换器（CDAC）和 Set - and - Down 原理，结合交替比较器、恒定共模 CDAC、低功耗参考电压缓冲器等技术，提高了采样速度，降低了功耗，如在 32nm CMOS 工艺中，单通道 8b SAR ADC 可达 1.2GS/s 的采样率，功耗为 3.1mW。
  • 交织器设计与测量结果：649 交织 ADC 由专用采样和交织模块及 64 个 SAR ADC 组成，采样器和交织器采用电压模式采样，通过优化设计，在 90GS/s 采样率下，实现了较高的无杂散动态范围（SFDR）和有效位数（ENOB），如在 90GS/s 时，SFDR 超过 36.0dB，ENOB 在一定频率范围内保持较高水平。
  • 高速连续时间∑ - Δ 调制器的自动化设计
    • 传统设计方法的问题：连续时间∑ - Δ 调制器的传统设计方法在确定调制器特性、滤波器结构和电路实现等阶段存在诸多问题，如设计过程复杂、对非理想特性考虑不足、模拟电路实现依赖经验且耗时等。
    • 自动化设计工具与优化：提出一种基于详细高层次建模的自动化设计方法，通过 GPU 加速的启发式搜索，可快速优化设计，该工具能在设计过程中考虑多种非理想特性，如过剩环路延迟、运算放大器有限增益和带宽等，并通过精确离散时间仿真和优化算法，实现快速设计优化，如在设计 50MHz、10 位∑ - Δ 调制器时，能在短时间内获得满意的系数缩放。
  • 高性能嵌入式数据转换器的近期进展与趋势
    • ADC 要求与演进：通信系统中 ADC 的性能要求取决于系统标准，如采样频率和分辨率受射频通道带宽、调制方式等因素影响，随着技术发展，ADC 性能不断提升，但主要趋势是提高能效而非单纯追求高动态范围和采样频率，同时嵌入式 ADC 还需满足温度和电源电压变化下的性能保持、低功耗待机、快速启动等要求。
    • ADC 架构分析：Nyquist 率 ADC 架构可分为基于量化器（如闪存、SAR、子范围 ADC）和包含 residue 计算 / 放大模块的流水线型 ADC 两类，不同架构在性能、速度和复杂度上各有优劣，通过统一处理，深入分析了各架构的基本操作、非理想特性影响及性能权衡，如流水线型 ADC 通过级联低分辨率量化器和 residue 放大器，可在每个时钟周期完成转换，但对放大器性能要求较高。
    • ADC 实现技术：在先进 CMOS 技术中，模拟电路设计面临诸多挑战，但也带来了优势，如更快的晶体管和强大的数字处理能力。对于 residue 放大型 ADC，讨论了多种提高能效的技术，包括优化放大器开关、采用低增益放大器结合数字校准、利用新型放大机制等，并介绍了一个 12 位 200MS/s 流水线 ADC 的设计实例，通过数字校准和特殊的 MDAC 电路，实现了高性能和低功耗；对于无 residue 放大的 ADC（如 SAR ADC），重点在于解决量化器非理想性问题，如通过数字校准纠正 DAC 非线性、采用多种技术降低比较器偏移等，还介绍了一个 12 位 80MS/s SAR ADC 的设计，通过优化电路结构和数字校准，实现了良好的线性度和性能。
  • 高性能 DACs：统一 16 位动态范围与 GS/s 数据速率
    • 设计方法比较：高性能 DAC 设计可分为两种方法，一种通过固有设计控制失配相关效应，但需额外技术减少副作用；另一种依赖失配校准简化设计，如 Van de Vel 提出的三维排序合并（3D - SC）校准方法，可有效克服随机定时失配问题，提高高频性能。
    • 校准方法及优势：以 Van de Vel 的设计为例，详细讨论了 3D - SC 校准方法的原理和效果，通过测量每个输出单元的三维失配向量，将其组合以减少失配，实验表明该方法可显著提高 DAC 性能，且校准结果对温度变化具有鲁棒性，如在不同温度下校准 140nm DAC，性能稳定。