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RSS订阅原创 如何理解WIFI发射机中的EVM
误差向量幅度 (EVM) 是一个关键的性能指标，用于量化实际发射信号与理想信号之间的差异，全面反映了调制信号的质量。它将信号的幅度误差和相位误差合并为一个单一的、综合性的指标，对于评估数字通信系统的发射机性能至关重要。EVM值越低，表示信号失真越小，调制精度越高，接收机也就越容易准确地解调数据。Wi-Fi 6 (IEEE 802.11ax) 的一个革命性进步是引入了更高阶的1024-QAM调制方案，旨在大幅提升数据吞吐率。
2025-08-16 21:30:00
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原创 WIFI接收机中的EVM如何理解
在实际系统中，非高斯噪声、相位噪声、非线性等损伤会使得EVM与SNR的关系偏离简单公式，而信道编码（如LDPC）的存在会极大改善BER与SNR的关系曲线，使其变得更陡峭（即出现“瀑布效应”）。尽管EVM作为衡量信号调制质量的核心指标，在发射机（Transmitter）侧有明确的IEEE标准测试流程和规范，但“接收机EVM”本身并非一个直接的、标准化的合规性测试项目。对于给定的调制方式（如QPSK, 16-QAM等）和特定的信道模型（通常为AWGN信道），BER与SNR之间存在确定的理论函数关系。
2025-08-16 19:45:00
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原创 Virtuoso Layout 函数（快捷键）-2
如下列出了常用的可以直接设置为Bindkey的函数，快捷键可以根据个人的习惯设置，以通用性和提高效率为先。布线设计中，查看 / 编辑特定单元格内的布线轨道图案，确保符合布线规则。检查芯片特定区域的图形密度，确保符合制造工艺（如 CMP）的密度规则。布线 / 放置阶段，定义禁止放置元件或布线的区域，避免干扰关键结构。布线时，将新绘制的金属图形（如导线）添加到已有网络，确保电气连接。查看图形 / 实例的详细信息（坐标、尺寸、网络），辅助设计验证。多层级布局中，清除所有层级的测量数据，便于复杂设计的测量管理。
2025-08-09 22:15:00
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原创 SSPLL中的PFD为何需要人为加入dead zone
基于相位误差阈值原理：死区大小通常以相位误差的阈值来定义。在 PLL 中，Phase/Frequency Detector（PFD）用于检测参考信号和反馈信号之间的相位差。当相位差的绝对值小于死区的相位误差阈值时，PFD 的输出被抑制，不产生相应的控制信号（如电荷泵的充放电信号）。只有当相位差超过这个阈值时，PFD 才会启动并产生相应的控制信号，以调整 VCO 的频率。举例。
2024-12-29 14:30:00
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原创 SSPLL中的SPD 和SCP
SCP 的高检测增益原理涉及到 SSPD 的高相位误差检测增益 βSS，其计算公式为 βSS = 2π・α・AVCO・gm・τpul・fVCO / Tref，其中 α 为 VCO 缓冲器引起的幅度衰减。在 Sub-Sampling Phase-Locked Loop（SSPLL）中，SCP 指与 SSPD（Sub-Sampling Phase Detector，亚采样鉴相器）相关的特性或组件。因为通常噪声表现为小的相位扰动，高增益能够更好地识别并抑制这些噪声成分，进而提高系统的信噪比。
2024-12-29 10:30:00
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原创 FMCW雷达系统中的SSPLL
在 Sub-Sampling Phase-Locked Loop（SSPLL）中，Phase/Frequency Detector（PFD）和 Charge Pump（CP）虽然不像在传统锁相环（如 Charge Pump - PLL，CP - PLL）中那样直接参与核心反馈环路，但它们在 SSPLL 系统中仍然发挥着重要作用，其必要性体现在以下几个方面：
2024-12-28 11:30:00
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原创 SSPLL
Sub-Sampling Phase-Locked Loop（SSPLL）即亚采样锁相环，是一种在现代通信和雷达系统中广泛应用的频率合成技术，其原理涉及多个关键部分，包括基本工作机制、相位噪声抑制特性、与传统锁相环的区别以及在实际应用中的优势和挑战。
2024-12-28 10:00:00
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原创 雷达系统中的SSPLL
在 Sub-Sampling Phase-Locked Loop（SSPLL）中，Phase/Frequency Detector（PFD）和 Charge Pump（CP）虽然不像在传统锁相环（如 Charge Pump - PLL，CP - PLL）中那样直接参与核心反馈环路，但它们在 SSPLL 系统中仍然发挥着重要作用，其必要性体现在以下几个方面：
2024-12-24 17:22:26
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原创 DAC在AD转换过程中的重要性、不同类型的 DAC 及其特点，以及在特定 ADC 架构中的应用和优化设计
DAC 在 SAR ADC 中的重要性 决定 SAR ADC 性能：DAC 是 SAR ADC 中最重要的模块之一，其性能直接影响着整个 SAR ADC 的精度、速度、功率和面积等关键指标。 多种实现方式：在 SAR ADC 中，常用的 DAC 实现方式包括电容型（Capacitive DAC，CDAC）、电阻型、混合型和电流型等。其中，电容型 DAC 因其在光刻精度提升后的出色线性度表现，在近年来的深亚微米 CMOS 工艺中得到了广泛应用。 CDAC 的切换方案及特点 常规切换方案：在传统的
2024-12-24 17:15:07
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原创 高性能ADDA--按比例缩小技术的集成电路设计 Book 主要内容（二）
按比例缩小技术的集成电路设计（IC Design in Scaled Technologies）20nm、FinFET 及以后的混合信号 IP 设计挑战 工艺相关挑战：20nm 和 FinFET 等深亚微米工艺带来诸多设计挑战，包括工艺参数变化范围增大、I/O 电压受限、晶体管可靠性问题、晶体管尺寸限制、物理设计规则严格、器件匹配困难、仿真验证需考虑寄生效应以及电迁移问题等，这些挑战影响电路性能、可靠性和设计复杂度。 应对策略：针对上述挑战，可采用级联晶体管防止过压应力、运行包含金属电阻的
2024-12-24 17:11:36
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原创 高性能ADDA--按比例缩小技术的集成电路设计 Book 主要内容
高性能模数转换器（ADCs）低功耗高速高有效分辨率流水线型 ADC SAR 辅助流水线架构优势：在流水线 ADC 架构中，用低分辨率逐次逼近寄存器（SAR）ADC 取代传统的局部低分辨率并行（闪存）量化器，可减少对高精度放大器的依赖，提高能效，如在特定设计中，通过优化架构，降低了功耗，提高了速度和分辨率。 ** residue 放大技术创新 **：为提高能效，研究了多种 residue 放大技术，包括无放大器的电容电荷泵、动态源跟随器残留放大、参数放大等开环技术，以及基于比较器和过零检测的闭
2024-12-24 17:00:04
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原创 GHz奈奎斯特ADC
在数字时代的重要性：现实世界多为模拟量，ADC 作为模拟与数字世界间的关键桥梁，其性能对电子设备至关重要。在众多应用如通信、医疗、消费电子等领域，ADC 的性能往往决定了整个系统的性能。不同应用对 ADC 的速度、带宽、分辨率、精度、功耗等指标有不同要求，推动了 ADC 技术的不断发展。面临的挑战核心及外设挑战：ADC 核心包含模拟和数字模块，需平衡各模块精度、速度与功率，优化架构并校准非理想因素，同时高性 能转换器采用的时间交织技术及前端信号调理模块也增加了设计难度。深亚微米 CMOS 工艺的影响。
2024-12-24 16:48:53
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空空如也
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