Matlab、ISE联合开发实例之中值滤波（二）FPGA硬件架构实现

声明：主要程序及架构思想均来自徐文波、田耘《Xilinx FPGA开发实用教程（第二版）》，本人在学习过程中按照书上指导将其实现，将其拿出与初学者交流分享。所有步骤均经过验证（并修正了书上若干细节小错误）。O(∩_∩)O~

硬件架构要充分考虑硬件自身的特点，比如说并行性。这里我们要发现中值滤波的特点，实际上仅仅为了找出9个数的中值是不需要排序的。

算法如下：（后面有时间再画一张图说明）

9个数，先分为3组分别找每组的最小值MIN、中间值MED、最大值MAX（对于3*3小矩阵，按行或列比较即可）

然后将三组的最小值MIN1、MIN2、MIN3合成一组，找出其最大值，记为A1

将三组的中间值MED1、MED2、MED3合成一组，找出其中间值，记为A2

将三组的最大值MAX1、MAX2、MAX3合成一组，找出其最小值，记为A3

最后，找出A1、A2、A3的中间值，就是所求的9个数的中间值。大家只要画个图就发现这种方法很利于并行化处理。

接下来是verilog实现代码，zhongzhilvbo是主模块，其中调用了uutcompare8比较每个数，然后用case语句来判断MIN、MED和MAX

module zhongzhilvbo(
    clk_pixel, rst_n, 
	 din1, din2, din3, din4, din5, din6, din7, din8, din9, dout
    );
    input         clk_pixel;
	 input         rst_n;
    input  [7:0] 	din1, din2, din3, din4, din5, din6, din7, din8, din9;
    output [7:0]  dout;
	 
	 reg    [7:0]  dout;

    wire   d12, d13, d23;
    wire   d45, d46, d56;
    wire   d78, d79, d89;
	 
    wire   dd12, dd13, dd23;
    wire   dd45, dd46, dd56;
    wire   dd78, dd79, dd89;	 
	 
	 wire   ddd12, ddd13, ddd23;
	 
    reg [7:0]  dtm11, dtm12, dtm13, dtm21, dtm22, dtm23, dtm31, dtm32, dtm33;
	 reg [7:0]  dtm221, dtm222, dtm223;
	 
	 // First
	 always @(posedge clk_pixel) begin
	    if(!rst_n) begin//同步复位
		    dtm11 <= 0;
			 dtm12 <= 0;
		    dtm13 <= 0;
			 dtm21 <= 0;
		    dtm22 <= 0;
			 dtm23 <= 0;
			 dtm31 <= 0;			 
		    dtm32 <= 0;
			 dtm33 <= 0;			 
		 end
		 else begin
		    //3个一组进行大小比较，d12=0表示din1>din2,以此类推
			 //其中dtm11为3者中最大值，dtm12为中间值，dtm13为最小值
          case({d12, d13, d23})