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fanadong1
这个作者很懒,什么都没留下…
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Matlab、ISE联合开发实例之中值滤波(一)Matlab实现
声明:主要程序及架构思想均来自徐文波、田耘《Xilinx FPGA开发实用教程(第二版)》,本人在学习过程中按照书上指导将其实现,将其拿出与初学者交流分享。所有步骤均经过验证(并修正了书上若干细节小错误)。O(∩_∩)O~入门fpga,根据网上推荐的一本书(上面提到的那本),写的不错,适合入门,第四章末尾有个Matlab、ISE联合开发实例:中值滤波,于是就跟着书上的步骤实现了原创 2013-04-24 15:23:48 · 1545 阅读 · 0 评论 -
Matlab、ISE联合开发之中值滤波(三)联合开发
声明:主要程序及架构思想均来自徐文波、田耘《Xilinx FPGA开发实用教程(第二版)》,本人在学习过程中按照书上指导将其实现,将其拿出与初学者交流分享。所有步骤均经过验证(并修正了书上若干细节小错误)。O(∩_∩)O~前面两篇我们分别单独在MAtlab和ISE上实现了中值滤波,其中在ISE上的实现还只是对少量的测试数据。那么,为了对较大规模的实际数据进行滤波。我们采取这原创 2013-04-24 17:13:34 · 1611 阅读 · 0 评论 -
Matlab、ISE联合开发实例之中值滤波(二)FPGA硬件架构实现
声明:主要程序及架构思想均来自徐文波、田耘《Xilinx FPGA开发实用教程(第二版)》,本人在学习过程中按照书上指导将其实现,将其拿出与初学者交流分享。所有步骤均经过验证(并修正了书上若干细节小错误)。O(∩_∩)O~硬件架构要充分考虑硬件自身的特点,比如说并行性。这里我们要发现中值滤波的特点,实际上仅仅为了找出9个数的中值是不需要排序的。算法如下:(后面有时间再画一张图说原创 2013-04-24 16:19:25 · 1671 阅读 · 0 评论 -
verilog学习手记
1.verilog在ISE上的验证过程(1)打开ISE,新建project,单击“add source”,新建verilog module。接下来就在这个.v文件中写自己的模块代码。(2)写完后用"check syntax"检查语法错误,反复之。语法通过后综合,通过后可以查看RTL电路图。(这里也可以不综合)(3)将Design窗口右上view选项由"Implementation"改为原创 2013-05-19 17:55:17 · 754 阅读 · 0 评论 -
verilog心得
1.复杂电路系统的设计,用状态机控制状态和开关原创 2014-05-21 16:46:46 · 1030 阅读 · 0 评论