verilog学习手记

1.verilog在ISE上的验证过程

（1）打开ISE，新建project，单击“add source”,新建verilog module。接下来就在这个.v文件中写自己的模块代码。

（2）写完后用"check syntax"检查语法错误，反复之。语法通过后综合，通过后可以查看RTL电路图。(这里也可以不综合)

（3）将Design窗口右上view选项由"Implementation"改为'"Simulation"，在层次视图中右键“add source”添加测试文件verilog text fixture,一般命名以tb开头

（4）编写测试文件，编写完成后点击"Behavior check syntax"检查语法错误，通过后点击"Simulate Behavioral Model"，查看波形。通过波形图检查功能。

2.一些小的语法点

（1）case语句如果有多个分支满足输入，只执行第一个（在casez和casex中常有这种情况）；

（2）只有assign和实例引用可以独立于过程块而单独写出来。比方说你在功能模块定义了一个reg，想对它初始化为0.这时是不能像普通程序语言那样直接写语句的，方法一是用initial语句（可功能仿真不可综合），方法二是定义复位输入reset，然后在测试程序中通过操作reset来达到初始化的目的。

可综合风格模块中，通常定义一个reset复位信号用来确定时序电路的起始相位。

（3）always块中，被赋值的信号都必须定义为reg型。