ISP硬件载体研究：OV13850 sensor和rk3288 firefly芯片板子

一，内容简介

rk3288的mipi sensor支持ov13850，本章通过研究硬件了解isp的相关知识，探讨sensor和isp的关联，mipi硬件引脚等知识。

二，sensor了解

ov13850的引脚图，通过软胶线与rk3288 firefly连接

引脚2表示auto focus VDD自动对焦电压，是针对一些马达之类的电压,硬件没有马达，直接忽略

引脚3表示数字电压DVDD，给芯片的数字信号供电，CIF_POWER (GPIO7_B4)引脚控制

引脚4是芯片引脚出来的电压IOVDD，rk3288中受DVP_PWR(GPIO0_B3)控制

引脚7是模拟电压AVDD，给芯片中的模拟器件供电，比如camera供电就要用到AVDD，也是相对于DVDD区别出来的，rk3288中受DVP_PWR(GPIO0_B3)控制

引脚11复位信号输出，GPIO2_B7，硬件上拉

引脚12是Power Down 信号输出,GPIO2_B6

引脚14是时钟输出(提供给外部摄像头的主时钟),GPIO2_B3

引脚16-29:基于mipi差分信号的原理。当CLKp处于高电平并且CLKn处于低电平时，差分信号表现为高电平。当CLKn为高电平并且CLKp为低电平时，差分信号表现为低电平。

三，MIPI了解

MIPI是差分串口传输，速度快，抗干扰。主流手机模组现在都是用MIPI传输，传输时使用4对差分信号传输图像数据和一对差分时钟信号；

MIPI摄像头有三个电源：VDDIO（IO电源），AVDD（模拟电源），DVDD（内核数字电源），不同sensor模组的摄像头供电不同

MIPI传输模式
LP（Low-Power） 模式：用于传输控制信号，最高速率 10 MHz
HS（High-Speed）模式：用于高速传输数据，速率范围 [80 Mbps， 1Gbps] per Lane
传输的最小单元为 1 个字节，采用小端的方式及 LSB first，MSB last。

clk lane：
mipi csi clk 存在两种工作模式，一种是连续时钟模式，传输过程不会切换 LP 状态；另一种是非连续时钟信号模式，每传输完一帧图像数据，帧 blanking 时将会切换为 LP 状态。
从时序图可以看到，clk lane 也会有一个 LP11→LP01→LP00 的时序，从而进入 HS 模式。
如果是连续时钟信号模式，在 sensor 传输的图像数据的过程，帧间隔时，clk lane 不会切换到 LP 状态，即 LP11→LP01→LP00 时序只有一次；
如果是非连续时钟信号模式，每传输完一帧图像数据，都将会从 HS 模式切换回 LP 模式，在传输下一帧图像数据时，再从 LP 模式进入 HS 模式；
如果 camera sensor mipi clk lane 支持非连续时钟模式，建议配置为非连续时钟模式。

data lane：
在数据线上有 3 种可能的操作模式：Escape mode, High-Speed (Burst) mode and Control mode，下面是从停止状态进入相应模式需要的时序：
Escape mode
进入时序：LP11→LP10→LP00→LP01→LP00
退出时序：LP10→LP11
High-Speed mode
进入时序：LP11→LP01→LP00→SoT(0001_1101)
退出时序：EoT→LP11
时序图如下：
Turnaround
进入时序：LP11→LP10→LP00→LP10→LP00
退出时序：LP00→LP10→LP11

D-PHY规范的2.0版的标准

四，rk3288适配sensor硬件了解

引脚3表示数字电压，给芯片的数字信号供电

CIF_POWER控制，GPIO7_B4,output

引脚4是芯片引脚出来的电压，rk3288中受DVP_PWR控制

电源到元件间的叫上拉电阻,作用是平时使该脚为高电平地到元件间的叫下拉电阻,作用是平时使该脚为低电平;上拉是对器件注入电流，下拉是输出电流;弱强只是上拉电阻的阻值不同，没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

I2C3的电源，DVP_PWR控制，GPIO0_B3,output

引脚7是AVDD模拟电压，camera电源使用模拟电压，rk3288中受DVP_PWR控制,参考上图

引脚11复位信号输出，GPIO2_B7,output,参考上图，CIF_RST硬件上拉，无需额外配置

引脚12是Power Down 信号输出，GPIO2_B6,output,参考上图

引脚14是时钟输出(提供给外部摄像头的主时钟)，GPIO2_B3,clk 引脚，参考上图