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FPGA
文章平均质量分 76
feixiaku
这个作者很懒,什么都没留下…
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如何复位———异步复位,同步释放的方式,而且复位信号低电平有效(转)
一、特点: 同步复位:顾名思义,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。用Verilog描述如下: always @ (posedge clk) begin if (!Rst_n) ... end 异步复转载 2013-03-07 14:56:16 · 13770 阅读 · 1 评论 -
Synopsys工具介绍
VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VC转载 2014-02-27 15:14:01 · 2457 阅读 · 0 评论 -
OpenRisc-2-C to Verilog
引言如何将C语言代码转换成verilog HDL或者VHDL呢? 2.1 在线转换:http://c-to-verilog.com/online.htmlC-to-Verilog.com是海法(Haifa)大学高层次综合领域的一个学术研究而产生的一个网站。这个网站所用的编译器是SystemRacer综合系统的一个修改版本。这个编译器的源码可用于研究目的,并且转载 2013-05-25 02:10:01 · 1006 阅读 · 0 评论 -
简单并行CRC(verilog)(转)
这么久真是囧的几周,天天在囧一个相关的问题.一直没有囧出来= =..偏偏网上资料少得可怜…本来没有想到弄CRC检验的,但是由于前个星期在囧状态机的时候无意描述了一个LFSR也就是线性移位寄存器,然后不知道除了做模2还可以干嘛,于是查到了CRC可以用那块实现.也就是串行校验…并且相当有趣的算法.可是囧了一个星期,逻辑图画了一次又一次,换了N总方式来描述,DATA都出来相当囧异的x…刚才突然醒悟过转载 2013-03-07 15:52:37 · 7771 阅读 · 1 评论 -
CRC除法
CRC里的除法不是简单的二进制除法,CRC里的除法运算规则如下所示:1111_000 被除数1101 除数----------------------够除数的位数,商等于10010 (余数,通过除数与被除数前4位求异或得到)------100 (把被除数第5位挪下来)1101 除数------转载 2013-03-07 15:21:13 · 4752 阅读 · 1 评论 -
CRC原理
摘要:本文首先介绍了CRC的代数学算法,然后以常见的CRC-ITU为例,通过硬件电路的实现,引出了比特型算法,最后重点介绍了字节型快速查表算法,给出了相应的C语言实现。关键词:CRC,FCS,生成多项式,检错重传引言CRC的全称为Cyclic Redundancy Check,中文名称为循环冗余校验。它是一类重要的线性分组码,编码和解码方法简单,检错和纠错能力强,在通信领域转载 2013-03-07 15:20:31 · 887 阅读 · 0 评论 -
What is metastability?
1 什么是亚稳态?如果一个触发器的输入不满足建立时间和保持时间的要求时,触发器的输出就进入了一个不确定的状态(也就是亚稳态)。亚稳态最后有可能是1也有可能是0,整个这个过程叫做亚稳态。如下图所示Tsu是建立时间、Th是保持时间,当触发器的输入信号D不满足建立时间和保持时间的要求时,会出现亚稳态。如果触发器进入亚稳态,如下图所示:输出会在0和1之间振荡(这里最终输出稳定到0)转载 2013-03-07 13:45:25 · 1247 阅读 · 0 评论 -
典型ASIC设计详细流程
典型ASIC设计具有下列相当复杂的流程: 1) 、结构及电气规定。 2)、RTL级代码设计和仿真测试平台文件准备。 3)、为具有存储单元的模块插入BIST(Design For test 设计)。 4)、为了验证设计功能,进行完全设计的动态仿真。 5)、设计环境设置。包括使用的设计库和其他一些环境变量。转载 2013-03-07 15:16:19 · 3116 阅读 · 0 评论 -
很经典,逻辑电路设计经验(转)
规范很重要 工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了;如果一个项目做了一半一个人走了,接班的估计得从头开始设计;如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性。转载 2013-03-07 15:10:54 · 1816 阅读 · 0 评论 -
verilog中的有符号数运算(转)
verilog中的有符号数运算有符号数的计算:若有需要关于有号数的计算,应当利用Verilog 2001所提供的signed及$signed()机制。Ex:input signed [7:0] a, b;output signed [15:0] o;assign o = a * b;orinput [7:0] a, b;out转载 2013-03-07 15:03:34 · 6570 阅读 · 0 评论 -
FPGA设计中的跨时钟域问题(转)
在一个FPGA设计中可能会用到多个时钟,每个时钟在FPGA内部形成一个时钟域,如果在一个时钟域中产生的信号需要在另一个时钟域中使用,那么需要特别小心!到另一个时钟域的信号假设一个在时钟域CLKA产生的信号需要在时钟域CLKB中使用,那么它需要首先与时钟域CLKB“同步”,也就是说需要一个“同步”设计,它接受来自时钟域CLKA的信号,并产生一个新的信号输出到CLKB。转载 2013-03-07 13:42:22 · 2666 阅读 · 0 评论 -
FPGA设计中对输入信号的处理(转)
1.输入信号为什么要寄存 一般来说,在全同步设计中,如果信号来自同一时钟域,各模块的输入不需要寄存。只要满足建立时间和保持时间的约束,可以保证在时钟上升沿到来时,输入信号已经稳定,可以采样得到正确的值,但是如果模块需要使用输入信号的跳变沿(比如帧同步信号),千万不要直接这样用:always@(posedge inputs)begin ...转载 2013-03-07 14:27:07 · 2210 阅读 · 0 评论 -
32个学习FPGA的热门网站
1. OPENCORES.ORG 这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到。进入后,选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores is转载 2013-03-07 16:01:29 · 1145 阅读 · 2 评论 -
为什么代码中要避免使用时钟下降沿?(转)
以前做FPGA的时候,没有关心过这个问题,上升沿和下降沿,一直混用。但是昨天后端部门的Lint检查和综合检查都指出了这个问题,要求把设计中的所有时钟沿都统一为上升沿抽样。这样做的目的,据说是为了提高scan chain的覆盖率。因为没有经验,想在这里请教一下大家:- 混用上升下降沿会对scan chain造成什么样的影响,能否具体解释一下;- 如果代码在逻辑上必须用下降沿采样,怎样才能转载 2013-03-07 15:14:25 · 3041 阅读 · 0 评论 -
8*8SRAM编写
8*8SRAM:module sram_8_8(cs,rd,wr,address,din,dout); input cs,rd,wr; input [2:0] address; input [7:0] din; output [7:0] dout; reg [7:0] dout; reg [7:0] sram [0:7]转载 2013-03-07 14:54:23 · 1019 阅读 · 0 评论 -
电路笔试
1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么?同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可转载 2013-03-07 14:50:19 · 986 阅读 · 0 评论 -
单比特信号同步(转)
本文讨论的四种常用FPGA/CPLD设计思想与技巧:乒乓操作、串并转换、流水线操作、数据接口同步化,都是FPGA/CPLD逻辑设计的内在规律的体现,合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。 FPGA/CPLD的设计思想与技巧是一个非常大的话题,由于篇幅所限,本文仅介绍一些常用的设计思想与技巧,包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本转载 2013-03-07 14:47:56 · 2429 阅读 · 0 评论 -
SYNOPSYS VCS Makefile文件编写与研究
转载地址:点击打开链接SYNOPSYS VCS Makefile文件编写与研究这个Makefile是synopsys提供的模板,看上去非常好用,你只要按部就班提供实际项目的参数就可以了。我们来看这个文件的头部说明: makefile 其实完全可以用csh或其他脚本来编写,只是VCS使用的linux内置的make命令定义了一个标准的仿真脚本,make命令是专门用来 做项目的源文件管理转载 2014-03-04 16:51:58 · 3046 阅读 · 0 评论