风雨无阻

一、回顾之前我们学习了FPGA学习（第3节）-Verilog实现LED流水灯+计数器+状态机+分频http://blog.csdn.net/fengyuwuzu0519/article/details/72457366我们将状态机、计数器、分配模块等放到了一个.V文件中，实现了流水灯功能。代码如下：module test(clk,rst_n,led); input c

逻辑块（Logic Block），Altera称之为逻辑阵列块（LAB），Xilinx称之为可配置逻辑课（CLB）逻辑单元在ALTERA叫作（Logic Element，LE）LE，在XILNX中叫作LC(LOGIC CELL)基于查找表的FPGA        一个LE包含一个4输入的查找表,同时加上一个寄存器基于查找表技术（Look-Up-TableLUT），S

一、学习误区二、学习哪些器件同时都在工作，同时执行三、组合逻辑学习Verilog实现组合逻辑时序：组合逻辑竞争冒险四、时序逻辑

内容如下：一、D触发器时序分析上升沿前后对D有一定要求，称为上升时间和保持时间电路都是存在延时的：时钟频率最高可达多少：乘法器变成：选择器+加法器二、仿真操作（1）    编译（2）    查看RTL电路（3）编译--时序分析器产生时序网表

好的设计思路，扎实的设计基础是Verilog设计电路的重点。之前我们学习了Verilog计数器设计计数器学习链接：http://blog.csdn.net/fengyuwuzu0519/article/details/72568727这一节来看状态机设计。一、状态机设计要点1、概述（2）状态机的转移图（3）结构：

一、计数器使用要点初始值建议0二、计数器练习（1）实现流水灯参考一下几种代码实现：module counter_1( clk , rst_n , //其他信号,举例dout led ); //参数定义 parameter

有个前一节的设计规范，现在我们通过看电路图写出对应的Verilog代码。（1）任务1：（2）代码实现：

Verilog语言来设计FPGA。不同于用C语言实现功能，C语言你可以用很笨很乱的代码，基本都能解决问题，但是Verilog设计硬件电路不一样,如果设计思路不规范，设计代码逻辑混乱，功能无法实现不说，问题更是不能定位。整理此文目的，希望对大家FPGA设计规范，基本语法的掌握能有一点启示。在Verilog设计代码中注意这些规范，以免设计出混乱的电路。通过读一些Verilog的书，可以发现，里

一、按键按下实现LED点亮当LED引脚输出低电平时LED点亮，（1）代码实现如下module test(clk,rst_n,led);input clk ;input rst_n ;output reg led ;always @ ( posedge clk or negedge rst_n)begin if(!rst_n) begin led<=0; e

编译完成后，Quartus 会在 output file 文件夹内生成一个 xxx.sof。下载 SOF 文件到 FPGA 后，开发板重新上电后配置程序已经丢失，还需要 JTAG 重新下载。现在来介绍如何把 FPGA 程序下载到开发板上的 FLASH 中，这样不用担心掉电后程序丢失了。在我们的开发板上有一个 16Pin 的 64Mbit 的 SPI FLASH M25P64, 用于存储

一：创建项目1. 启动 Quartus12.1 开发环境，选择菜单 File->New Project Wizerd2. 选择 Next。3. 在弹出的对话框中输入工程名和工程存放的目录，我们这里取一个 led_test 的工程名。点击 Next。4. 这里可以添加项目的设计文件，我们现在还没有，就先不添加，点击 Next。5. 在接下来的对话框选择所用的