MIPS中断总结

1. mips中断总结

本文将总结关于MIPS架构的中断系统。同时也会涉及到SylixOS的BSP如何处理和设置中断控制器。

2. 什么是中断

在MIPS体系结构中，中断是异常的一种，和其他异常如系统调用采用同样处理机制，这篇文章将着重介绍外部事件引起的中断，例如各种外设。中断是唯一由CPU正常指令流以外的事件引起的异常条件。

3. 异常向量表

在介绍具体中断前还是有必要了解一下异常向量表相关信息，这涉及到异常向量表的表项和地址相关信息。同时异常向量表是CPU产生异常时，处理产生异常的入口点。这对中断的理解也是非常重要的。

MIPS架构本身支持很多异常，并且这些异常是存在一定优先级的，但是MIPS并没有将所有异常都向量化，而是将所支持的异常进行了分类，也就是TLB相关的就是TLB异常。但是这个异常向量表具体是如何设置的呢？可以通过图3.1进行一个详细了解。

---

$$图3.1-异常向量表$$

从图中可知，异常向量表的入口点和Status寄存器的BEV和EXL位，以及Cause的IV都有直接关系，只是这一部分再SylixOS启动的汇编文件中已经设置好了，开发BSP时只要关注一下即可。

通常MIPS常见的异常有TLB Refill、Cache error、Other exception、Interrupt，处理这些异常的入口通常使用汇编编写，放到指定地址，SylixOS中将异常向量表放置到RAM中，所以从图3.2中可以方便看出异常向量表的空间布局。

---

$$图3.2-异常入口$$

在图中我们也可以容易发现，异常向量间的地址间隔是128（0x80）字节，SR寄存器的BEV域可以设置向量表的存储位置。

SR(BEV)为1时：

异常向量表放到ROM中，基地址固定为0xBFC0 0000

SR(BEV)为0时：

异常向量表放到RAM中，可以更改基地址

BSP开发中，对应的SylixOS异常向量表代码如程序清单3.1所示。

$$程序清单3.$$