ffdia的博客

1、 assign语句放在always中了；//Error (10137): Verilog HDL Procedural Assignment error at bcd_code.v(39): object "qout" on left-hand side of assignment must have a variable data type2、 ·timescale用的是进制符号，应该是键盘左上角；//Error (10170): Verilog HDL syntax error at..

转自https://www.cnblogs.com/sunev/archive/2012/03/10/2388705.html一、摘要　　将Quartus II中FPGA管脚的分配及保存方法做一个汇总。 二、管脚分配方法　　FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮） ，打开Pin Planner，分配管脚外，还...

**SOF文件通过JTAG下载可直接运行。重新上电后程序丢失。 SOF文件可以先转换jic,再通过JTAG下载，重新上电后程序正常运行。 POF文件通过AS模式下载后，重新上电运行。**POF可以通过JTAG直接下载AS模式(active serial configuration mode):主动配置方式：FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从...