EDA实验(Quartus Ⅱ+fpga) (五)---多功能数字钟设计

已于 2023-11-18 19:43:30 修改
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分类专栏： EDA实验 文章标签： fpga开发
于 2022-01-23 21:24:36 首次发布
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版权

注意

本实验代码为初学FPGA所写,逻辑不太清晰,请跳往下面网址查看最新的模块化设计数字钟,更易看懂

模块化多功能数字钟设计

前言：

本文主要介绍了EDA原理与应用这门课程的相关实验及代码。使用的软件是Quartus Ⅱ，该实验使用fpga芯片为cycloneⅤ 5CSEMA5F31C6。

（一）实验目的

（1）了解数字钟的工作原理；
（2）掌握综合且较复杂数字系统设计方法；
（3）掌握多层次、多模块数字系统设计方法。

（二）设计要求

设计一个多功能数字钟：

（1）数码管显示时、分、秒；
（2）具有正常计时和调时、调分等校时功能；
（3） 经设置应具有整点报时功能（在59分56秒后开始报时，并用一串LED管显示）；
（4）经设置应具有闹钟功能（用LED管点亮表示，时间为一分钟）。
其他扩展功能自行设置。
分析：
时分秒的计数器的时钟信号要前置一个选择模块，用于选择时种来源,即正常的计数时钟及调节时钟,以及一个允许/禁止输入用于控制是否输出时钟信号。
为提高计时准确度，秒的计数脉冲由外电路分频为0.1秒后由调节模块处理;
调节模块处理包含一个前置的模10计数器，用于将生成0.1秒的调节脉冲和1秒的计时脉冲。工作与否由调节模块的调节输入决定；
调节模块处理还包含一个模5计数器，用于当数字钟处于调节状态下，监测调节键按下的时间。调节键按下时允许0.1秒计数脉冲作用，否则以键按下产生的脉冲作为计数脉冲。调节按键没有被按下时，停止；
驱动数码管显示需要的bcd-7段显示码译码器；
功能键每按下恢复时，产生秒-分钟-小时-计时的切换，同一时间只允许其中之一的计数器使能计数，并且通过对调节模块的控制，改变时钟信号。

（三）实验代码

/*	
	mode 
		mb
			计时
				st-->开始计时(1)-->暂停计时(0)-->开始计时...
				rst-暂停计时时-->归零
		en
		  0 时间显示
				小时：0-23
				分钟：0-59
				秒：0-59
		  1 闹钟设置
				st--加1(默认分钟)
				rd--减1
				rst--切换小时/分钟设置		默认分钟-->小时-->分钟
					小时：0-23
					分钟：0-59
				mode-->返回时间显示(按过st,rst) 
		  2 时间设置
				st--
					秒(默认)-->归0
					分钟/分钟-->+1
				rd--
					秒(默认)-->归0
					分钟/分钟-->+1
				rst-->
					秒-->分钟-->小时
				mode-->返回时间显示(按过st,rst) 
*/
module clock(
				input clk1,en,clr,mb,
				input mode_an,st_an,rd_an,rst_an,//功能键,显示日期/加，减,预设闹钟时间/调整位置	
				
				output reg clk,	
				output reg [2:0] mode,			//功能
				output reg [5:0] shi,fen,miao,	//储存时分秒
				output reg [5:0] jss,jsf,jsm,		//储存计时							
				output reg [5:0] nzs,nzf,nzjs,	//闹钟时，分，闹钟计时
				output reg zddis,nzdis,				//整点报时,闹钟显示	
				output reg [6:0] SG0,SG1,SG2,SG3,SG4,SG5     //数码管的值  
					);
//wire !mode_an,!st_an,!rd_an,!rst_an;		//按键 按下--1
reg [5:0] rtmode;			//返回时间显示界面
reg js;						//计时设置时情况 1-开始计时，0-暂停
reg nz;						//闹钟设置情况	1-小时,0-分钟
reg [1:0]sj;				//时间设置情况	2-小时,1-分钟,0-秒

wire [3:0] miaog,miaos,feng,fens,shig,shis;	//数码管显示时间
wire [3:0] jsmg,jsms,jsfg,jsfs,jssg,jsss;	//数码管显示计时
wire [3:0] nzfg,nzfs,nzsg,nzss;				//数码管显 示闹钟
reg [30:0] cnt;

always @(posedge clk1)
	if(mb)
		begin cnt=cnt+1;
			if(cnt>10) 
				begin clk=1'b1;cnt=0; end
			else clk=1'b0;
		end
	else if(en)
		begin cnt=cnt+1;
				if(cnt>1) 
					begin clk=1'b0;cnt=0; end
				else clk=1'b1;
		end
		
always @(posedge clk or posedge clr)
begin
	if(clr)
		begin 
			mode<=0;
			shi<=23;fen<=59;miao<=56; sj<=0;
			jss<=0;jsf<=0;jsm<=0;js<=0;
			nzs<=0;nzf<=0;nz<=0;	
		end
	else if(mb)
		begin
			begin
						if(!st_an)	//按下st，开始计时，再按下暂停计时。。
							begin
								js<=js+1;
								if(js==1)
									js<=0;							
							end
						begin
							case(js)
								0:	//暂停时间
									begin
										if(!rst_an)	//按下rst置0
											begin 
												jsm<=0;jsf<=0;jss<=0;
											end		
									end
								1://开始计时
									begin	
										jsm<=jsm+1;
										if(jsm==99)
										begin 
											jsf<=jsf+1;jsm<=0; 
											if(jsf==59)
											begin 
												jss<=jss+1;jsf<=0; 
												if(jss==59)
													begin jss<=0;	end
												end
											end
										end
								default:	begin jsm<=0;jsf<=0;jss<=0;end
							endcase
						end	
					end
		end
	else if(en)
		begin
			if(!mode_an)
				begin
					mode<=mode+1;
					if(mode==3)
						mode<=0;
				end
			case(mode)
				0://时间显示
					begin
						miao<=miao+1;
						if(miao==59)
							begin 
								fen<=fen+1;miao<=0; 
								if(fen==59)
									begin 
										shi<=shi+1;fen<=0; 
										if(shi==23)
										 begin shi<=0;	end
									end
							end
					end
				1://闹钟设置
					begin
						miao<=miao+1;
						if(miao==59)
							begin 
								fen<=fen+1;miao<=0; 
								if(fen==59)
									begin 
										shi<=shi+1;fen<=0; 
										if(shi==23)
											begin shi<=0;	end
									end
							end
						if(!rst_an)	//切换小时/分钟，默认分钟-小时(第一次按下rst)
							begin
								nz<=nz+1;
								rtmode<=rtmode+1;
								if(nz==1)
									nz<=0;
							end
						begin
							case(nz)
								0:	//调节闹钟分钟
									begin	
										if(!st_an)	//按下st，+1
										begin
											rtmode<=rtmode+1;
											nzf<=nzf+1;
											if(nzf==59)
												nzf<=0; 
										end
										if(!rd_an)	//按下rd，-1
										begin
											rtmode<=rtmode+1;
											nzf<=nzf-1;
											if(nzf==0)
												nzf<=59; 
										end
									end
								1:	//调节闹钟小时
									begin	
										if(!st_an)	//按下st，+1
										begin
											rtmode<=rtmode+1;
											nzs<=nzs+1;
											if(nzs==23)
												nzs<=0; 
										end
										if(!rd_an)	//按下rd，-1
										begin
											rtmode<=rtmode+1;
											nzs<=nzs-1;
											if(nzs==0)
												nzs<=23; 
										end
									end
								default:	begin nzf<=0;nzs<=0; end
							endcase
						end
						if(rtmode!=0&&!mode_an)	//按下mode返回时间显示
							begin mode<=0;rtmode<=0;nz<=0; end
					end
				2://时间设置
					begin
						if(!rst_an)	//秒(默认)/分钟/小时
							begin
								sj<=sj+1;
								rtmode<=rtmode+1;
								if(sj==2)
									sj<=0;
							end
						begin
							case(sj)
								0:	//秒
									begin	
										if(!st_an)	//重置
										begin
											rtmode<=rtmode+1;
											miao<=0;
										end
									end
								1: //分
									begin	
										if(!st_an)	//+1
										begin
											rtmode<=rtmode+1;
											fen<=fen+1;
											if(fen==59)
												fen<=0; 
										end
										if(!rd_an)	//-1
										begin
											rtmode<=rtmode+1;
											fen<=fen-1;
											if(fen==0)
												fen<=59; 
										end
									end
								2:	//小时
									begin	
										if(!st_an)	//+1
										begin
											rtmode<=rtmode+1;
											shi<=shi+1;
											if(shi==23)
												shi<=0; 
										end
										if(!rd_an)	//-1
										begin
											rtmode<=rtmode+1;
											shi<=shi-1;
											if(shi==0)
												shi<=23; 
										end
									end
								default:	begin shi<=0;fen<=0;miao<=0;end
							endcase
						end
						if(rtmode!=0&&!mode_an)	//按下mode返回时间显示
							begin mode<=0;rtmode<=0;sj<=0; end
					end
			endcase
		end
end

//整点报时		
always @(negedge clk)
		begin
			if(mode==0)	//时间显示时才报时
				begin
					if(fen==0&&miao==0)
						zddis<=1;
					else
						zddis<=0;
				end
		end
//闹钟		
always @(negedge clk)
		begin
			if(mode==0)	//时间显示时闹钟才启动
				begin
					if(fen==nzf&&shi==nzs)
						begin 
							nzdis<=1;nzjs<=nzjs+1; 
							if(nzjs==59)
							begin nzdis<=0;nzjs<=0; end
						end
					else if(fen!=nzf||shi!=nzs)
					begin nzdis<=0;nzjs<=0; end
				end
		end


assign miaos=miao/10;assign miaog=miao%10;assign fens=fen/10;assign feng=fen%10;assign shis=shi/10;assign shig=shi%10;
assign jsms=jsm/10;assign jsmg=jsm%10;assign jsfs=jsf/10;assign jsfg=jsf%10;assign jsss=jss/10;assign jssg=jss%10;
assign nzss=nzs/10;assign nzsg=nzs%10;assign nzfs=nzf/10;assign nzfg=nzf%10;
always @(negedge clk)
	begin	
		if(mb)
			begin
						case(jsmg)
								0:SG0<=7'b1000000; 1:SG0<=7'b1111001;
								2:SG0<=7'b0100100; 3:SG0<=7'b0110000;
								4:SG0<=7'b0011001; 5:SG0<=7'b0010010;
								6:SG0<=7'b0000010; 7:SG0<=7'b1111000;
								8:SG0<=7'b0000000; 9:SG0<=7'b0010000; //7段译码值 
						endcase
						case(jsms)
								0:SG1<=7'b1000000; 1:SG1<=7'b1111001;
								2:SG1<=7'b0100100; 3:SG1<=7'b0110000;
								4:SG1<=7'b0011001; 5:SG1<=7'b0010010;
								6:SG1<=7'b0000010; 7:SG1<=7'b1111000;
								8:SG1<=7'b0000000; 9:SG1<=7'b0010000; //7段译码值 
						endcase
						case(jsfg)
								0:SG2<=7'b1000000; 1:SG2<=7'b1111001;
								2:SG2<=7'b0100100; 3:SG2<=7'b0110000;
								4:SG2<=7'b0011001; 5:SG2<=7'b0010010;
								6:SG2<=7'b0000010; 7:SG2<=7'b1111000;
								8:SG2<=7'b0000000; 9:SG2<=7'b0010000; //7段译码值 
						endcase
						case(jsfs)
								0:SG3<=7'b1000000; 1:SG3<=7'b1111001;
								2:SG3<=7'b0100100; 3:SG3<=7'b0110000;
								4:SG3<=7'b0011001; 5:SG3<=7'b0010010;
								6:SG3<=7'b0000010; 7:SG3<=7'b1111000;
								8:SG3<=7'b0000000; 9:SG3<=7'b0010000; //7段译码值 
						endcase
						case(jssg)
								0:SG4<=7'b1000000; 1:SG4<=7'b1111001;
								2:SG4<=7'b0100100; 3:SG4<=7'b0110000;
								4:SG4<=7'b0011001; 5:SG4<=7'b0010010;
								6:SG4<=7'b0000010; 7:SG4<=7'b1111000;
								8:SG4<=7'b0000000; 9:SG4<=7'b0010000; //7段译码值 
						endcase
						case(jsss)
								0:SG5<=7'b1000000; 1:SG5<=7'b1111001;
								2:SG5<=7'b0100100; 3:SG5<=7'b0110000;
								4:SG5<=7'b0011001; 5:SG5<=7'b0010010;
								6:SG5<=7'b0000010; 7:SG5<=7'b1111000;
								8:SG5<=7'b0000000; 9:SG5<=7'b0010000; //7段译码值 
						endcase
					end
		else if(en)
			case(mode)
				0:	//显示时间
					begin 
						case(miaog)
								0:SG0<=7'b1000000; 1:SG0<=7'b1111001;
								2:SG0<=7'b0100100; 3:SG0<=7'b0110000;
								4:SG0<=7'b0011001; 5:SG0<=7'b0010010;
								6:SG0<=7'b0000010; 7:SG0<=7'b1111000;
								8:SG0<=7'b0000000; 9:SG0<=7'b0010000; //7段译码值 
								default: SG0<=7'b1111111;
						endcase
						case(miaos)
								0:SG1<=7'b1000000; 1:SG1<=7'b1111001;
								2:SG1<=7'b0100100; 3:SG1<=7'b0110000;
								4:SG1<=7'b0011001; 5:SG1<=7'b0010010;
								6:SG1<=7'b0000010; 7:SG1<=7'b1111000;
								8:SG1<=7'b0000000; 9:SG1<=7'b0010000; //7段译码值 
								default: SG1<=7'b1111111;
						endcase
						case(feng)
								0:SG2<=7'b1000000; 1:SG2<=7'b1111001;
								2:SG2<=7'b0100100; 3:SG2<=7'b0110000;
								4:SG2<=7'b0011001; 5:SG2<=7'b0010010;
								6:SG2<=7'b0000010; 7:SG2<=7'b1111000;
								8:SG2<=7'b0000000; 9:SG2<=7'b0010000; //7段译码值 
						endcase
						case(fens)
								0:SG3<=7'b1000000; 1:SG3<=7'b1111001;
								2:SG3<=7'b0100100; 3:SG3<=7'b0110000;
								4:SG3<=7'b0011001; 5:SG3<=7'b0010010;
								6:SG3<=7'b0000010; 7:SG3<=7'b1111000;
								8:SG3<=7'b0000000; 9:SG3<=7'b0010000; //7段译码值 
						endcase
						case(shig)
								0:SG4<=7'b1000000; 1:SG4<=7'b1111001;
								2:SG4<=7'b0100100; 3:SG4<=7'b0110000;
								4:SG4<=7'b0011001; 5:SG4<=7'b0010010;
								6:SG4<=7'b0000010; 7:SG4<=7'b1111000;
								8:SG4<=7'b0000000; 9:SG4<=7'b0010000; //7段译码值 
						endcase
						case(shis)
								0:SG5<=7'b1000000; 1:SG5<=7'b1111001;
								2:SG5<=7'b0100100; 3:SG5<=7'b0110000;
								4:SG5<=7'b0011001; 5:SG5<=7'b0010010;
								6:SG5<=7'b0000010; 7:SG5<=7'b1111000;
								8:SG5<=7'b0000000; 9:SG5<=7'b0010000; //7段译码值 
						endcase
					end
				1://闹钟显示
					begin				
						case(nzfg)
								0:SG0<=7'b1000000; 1:SG0<=7'b1111001;
								2:SG0<=7'b0100100; 3:SG0<=7'b0110000;
								4:SG0<=7'b0011001; 5:SG0<=7'b0010010;
								6:SG0<=7'b0000010; 7:SG0<=7'b1111000;
								8:SG0<=7'b0000000; 9:SG0<=7'b0010000; //7段译码值 
						endcase
						case(nzfs)
								0:SG1<=7'b1000000; 1:SG1<=7'b1111001;
								2:SG1<=7'b0100100; 3:SG1<=7'b0110000;
								4:SG1<=7'b0011001; 5:SG1<=7'b0010010;
								6:SG1<=7'b0000010; 7:SG1<=7'b1111000;
								8:SG1<=7'b0000000; 9:SG1<=7'b0010000; //7段译码值 
						endcase
						case(nzsg)
								0:SG2<=7'b1000000; 1:SG2<=7'b1111001;
								2:SG2<=7'b0100100; 3:SG2<=7'b0110000;
								4:SG2<=7'b0011001; 5:SG2<=7'b0010010;
								6:SG2<=7'b0000010; 7:SG2<=7'b1111000;
								8:SG2<=7'b0000000; 9:SG2<=7'b0010000; //7段译码值 
						endcase
						case(nzss)
								0:SG3<=7'b1000000; 1:SG3<=7'b1111001;
								2:SG3<=7'b0100100; 3:SG3<=7'b0110000;
								4:SG3<=7'b0011001; 5:SG3<=7'b0010010;
								6:SG3<=7'b0000010; 7:SG3<=7'b1111000;
								8:SG3<=7'b0000000; 9:SG3<=7'b0010000; //7段译码值 
						endcase
								SG4<=7'b1111111;SG5<=7'b1111111;
					end
				2:	//时间显示
					begin 
						case(miaog)
								0:SG0<=7'b1000000; 1:SG0<=7'b1111001;
								2:SG0<=7'b0100100; 3:SG0<=7'b0110000;
								4:SG0<=7'b0011001; 5:SG0<=7'b0010010;
								6:SG0<=7'b0000010; 7:SG0<=7'b1111000;
								8:SG0<=7'b0000000; 9:SG0<=7'b0010000; //7段译码值 
								default: SG0<=7'b1111111;
						endcase
						case(miaos)
								0:SG1<=7'b1000000; 1:SG1<=7'b1111001;
								2:SG1<=7'b0100100; 3:SG1<=7'b0110000;
								4:SG1<=7'b0011001; 5:SG1<=7'b0010010;
								6:SG1<=7'b0000010; 7:SG1<=7'b1111000;
								8:SG1<=7'b0000000; 9:SG1<=7'b0010000; //7段译码值 
								default: SG1<=7'b1111111;
						endcase
						case(feng)
								0:SG2<=7'b1000000; 1:SG2<=7'b1111001;
								2:SG2<=7'b0100100; 3:SG2<=7'b0110000;
								4:SG2<=7'b0011001; 5:SG2<=7'b0010010;
								6:SG2<=7'b0000010; 7:SG2<=7'b1111000;
								8:SG2<=7'b0000000; 9:SG2<=7'b0010000; //7段译码值 
						endcase
						case(fens)
								0:SG3<=7'b1000000; 1:SG3<=7'b1111001;
								2:SG3<=7'b0100100; 3:SG3<=7'b0110000;
								4:SG3<=7'b0011001; 5:SG3<=7'b0010010;
								6:SG3<=7'b0000010; 7:SG3<=7'b1111000;
								8:SG3<=7'b0000000; 9:SG3<=7'b0010000; //7段译码值 
						endcase
						case(shig)
								0:SG4<=7'b1000000; 1:SG4<=7'b1111001;
								2:SG4<=7'b0100100; 3:SG4<=7'b0110000;
								4:SG4<=7'b0011001; 5:SG4<=7'b0010010;
								6:SG4<=7'b0000010; 7:SG4<=7'b1111000;
								8:SG4<=7'b0000000; 9:SG4<=7'b0010000; //7段译码值 
						endcase
						case(shis)
								0:SG5<=7'b1000000; 1:SG5<=7'b1111001;
								2:SG5<=7'b0100100; 3:SG5<=7'b0110000;
								4:SG5<=7'b0011001; 5:SG5<=7'b0010010;
								6:SG5<=7'b0000010; 7:SG5<=7'b1111000;
								8:SG5<=7'b0000000; 9:SG5<=7'b0010000; //7段译码值 
						endcase
					end
			endcase
		end

endmodule

（四）管脚分配

Input
clk1 AF14 en AC12
Clr AB12 mb AF9
mode_an,st_an,rd_an,rst_an 按键3-1
Output
SG0,SG1,SG2,SG3,SG4,SG5 数码管0-5
zddis,nzdis, led9-8

鱼儿会飞233
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专栏目录
EDA课程设计多功能数字钟设计
05-26
1正常的计时功能（采用试验箱上的1HZ信号源计时，能完成时分秒的正常计时含数码管显示时、分、秒） 2 计时调整（实现时分位上的手动调整） 3 整点报时（整点到前5秒开始报时，每秒一次，五次后停止） 4 闹钟（设定指定时刻闹钟提醒前5秒开始报时，每秒一次，五次后停止）
EDA实验报告—数字时钟设计
07-04
一份完整的EDA实验报告——数字时钟设计，含源代码（VHDL语言）。中南大学的同学下载后可以直接使用。
FPGA多功能数字钟的设计实现
最新发布
m0_52507038的博客
01-30 1465
在FPGA中设计实现一个多功能数字钟，具备以下功能：1.准确计时。能显示时分秒，小时的计时为24进制，分和秒的计时为 60 进制。2.准点报时。当“时-分-秒” 为“ XX-59-55、 XX-59-56、 XX-59-57、 XX-59-58、XX-59-59” 时， 蜂鸣器发“ 嘀”；当“时-分-秒” 为“ XX-00-00” 时，扬声器发“ 嗒”。3.校时功能。能够对数字钟的时分秒进行精确的调节。
数字逻辑课程设计--数字钟的设计（quartus ii）（内附源代码和实习报告以及6篇实习日志）
热门推荐
weixin_45797533的博客
04-14 4万+
数字逻辑课程设计–数字钟的设计（quartus ii） 说明一下这是之前做的数字逻辑课程设计，代码的话我是测试过的应该没有bug,用到的软件是quartus ii。 一、数字钟设计实验报告 1.设计内容 （1） 正常计时:先设置当前时间，然后以秒(60)、分(60)、小时(24)计数，要求使用60进制计数器及24进制计数器，以BCD码形式输出小时、分、秒信号 （2）数码管实时显示计时的小时、分、秒。 2.系统总体设计 系统结构框图 给出结构框图（系统包含的各子模块及连接框图） 给出各子模块的信号名字及
eda多功能数字钟课程设计_EDA电子钟多功能数字时钟课程设计（含代码）[优秀]...
weixin_30444697的博客
02-15 4954
《EDA电子钟多功能数字时钟课程设计(含代码)[优秀]》由会员分享，可在线阅读，更多相关《EDA电子钟多功能数字时钟课程设计(含代码)[优秀](11页珍藏版)》请在人人文库网上搜索。1、多功能数字时钟设计说明:1系统顶层框图:各模块电路功能如下:1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟...
数电课设数字钟设计（基于quartus）
photon_123的博客
04-02 1万+
数字钟是一种利用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的综合性较强，将数字钟作为数电实验大作业的选题不仅可以加深对数电相关理论知识如计数器、组合逻辑电路及时序逻辑电路的理解，还可以有效锻炼工程实践能力。该数字钟以时间显示为基础，在此基础上添加校时及秒表功能，利用Quartus软件设计电路，使用远程平台下载验证。一、方案设计。
EDA数字时钟设计（内含实验要求、代码及原理图）
04-21
EDA课程的期末考察任务，以前写的，但是只剩下这个文档了，要求如下： 结合实验室EDA实验箱，完成设计数字时钟。 1) 要求其显示时间范围是00:00 :00~23:59:59。 2) 时钟具有清零功能。 3) 时钟具有暂停计时。 4) 时钟具有调节时间功能。 5) 闹钟功能等。
多功能数字钟 EDA
06-10
4位数字频率计控制模块 module fre_ctrl(clk,rst,count_en,count_clr,load); input clk,rst; output count_en,count_clr,load; reg count_en,load; always @(posedge clk) begin if(rst) begin count_en<=0; load<=1; end else begin count_en<=~count_en; load<=~count_en; //load信号的产生 end end assign count_clr=~clk&load; //count_clr信号的产生 endmodule
eda程序数字时钟设计
01-01
这是一个数字时钟设计，我真的不知道描述什么了，垃圾网站，传东西这么麻烦
EDA设计基于VHDL的多功能数字钟
10-05
EDA课程设计，VHDL硬件描述语言，数字钟，多功能，正数，倒数，单键置数等
基于FPGA的数字电子钟设计
04-16
采用FPGA进行的数字电路设计具有更大的灵活性和通用性，已成为目前数字电路设计的主流方法之一。本文给出一种基于FPGA的数字钟设计方案。该方案采用VHDL设计底层模块，采用电路原理图设计顶层系统。整个系统在QuartusⅡ开发平台上完成设计、编译和仿真，并在FPGA硬件实验箱上进行测试。测试结果表明该设计方案切实可行。
基于-QuartusII的数字时钟的设计.doc
10-10
基于-QuartusII的数字时钟的设计.doc
南京理工大学 2018电类综合实验QuartusII设计源文件 基于QuartusII的多功能数字时钟设计
05-31
使用qurtusII 9.1设计并下载到SmartSOPC实验系统中。 本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。在具体设计时，采用的是自底向上的设计方法。首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能： 1． 设计一个具有校时、校分，清零，保持和整点报时等功能的数字钟。基于QuartusⅡ软件或其他EDA软件完成电路设计。 2． 对该电路系统采用层次化的方法进行设计,要求设计层次清晰、合理。 3． 完成顶层电路原理图的设计，编写相应功能模块的HDL设计程序。 4． 对该电路系统进行功能仿真。 5． 根据EDA实验开发系统上的FPGA芯片进行适配，生成配置文件或JEDEC文件。 6． 将配置文件或JEDEC文件下载到EDA实验开发系统。 7． 在EDA实验开发系统上调试、验证电路功能。
FPGA课程设计任务书-数字电子钟设计 .doc
05-17
EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,并在FPGA实验板上进行调试和验证。
EDA技术课程设计报告-基于FPGA的时钟提取电路的设计.doc
10-18
在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以实现。
EDA数字钟设计（verilog）——计时模块
小森豆丁
01-16 7734
       这个模块集合大部分的功能，通过开关的复用实现显示学号，清零，正常示数，校时校分四个功能，并且确定了几个开关之间的优先级顺序，，防止出现逻辑上的问题，而且巧妙的利用3600秒小时加一的关系减小了if嵌套的复杂性，程序代码如下： module jishi(clk_1Hz,second,minute,hour,hour_swh,min_swh,swh,baochi_swh); inp...
EDA电子时钟设计
12-16
这是基于EDA的电子时钟开发设计 计数部分：由两个60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。
EDA技术Verilog HDL语言完成数字钟设计
qq_45784099的博客
09-25 4545
数字钟单元电路设计 主要内容： 1．数字钟系统具有时钟、清零和校准输入信号； 2．在系统时钟信号（1Hz）作用下，能显示时、分、秒； 3．时/分/秒计数器为24进制/60进制/60进制； 4．系统可以对时、分校准。校准信号有两个，一为校准时钟输入，一为校准控制输入； 5．系统具有整点报时功能。当时间为59’58’’、59’59’'时，系统报时各响一声（低音），持续
eda多功能数字钟课程设计_eda课程设计——多功能数字钟.doc
weixin_32283253的博客
01-17 1604
eda课程设计——多功能数字钟.doc还剩13页未读，继续阅读下载文档到电脑，马上远离加班熬夜！亲，喜欢就下载吧，价低环保！内容要点：14图16顶层原理图见附图。感想通过这次设计，既复习了以前所学的知识，也进一步加深了对 EDA 的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的 VHD ...
quartus2设计3-8译码器的过程
08-08
### 回答1： 以下是Quartus II设计3-8译码器的基本过程： 1. 打开Quartus II软件并创建一个新的工程。 2. 在工程中创建一个新的原理图文件。 3. 在原理图中添加8个输入引脚和8个输出引脚。将它们按照3-8译码器的真值表排列。 4. 在原理图中添加一个VHDL模块并将其命名为decoder。 5. 在decoder模块中定义输入和输出信号，以及3-8译码器的逻辑功能。 6. 编写VHDL代码，根据输入信号的真值表输出正确的输出信号。 7. 保存并编译设计文件。 8. 在Quartus II中生成网表文件，并将其下载到FPGA中。 9. 使用信号发生器或开关等外部设备测试设计的正确性。 以上是基本的Quartus II设计3-8译码器的过程，具体实现可能会因不同版本的软件而略有不同。 ### 回答2： Quartus II是一种EDA(电子设计自动化)软件，用于数字逻辑电路设计和仿真。在Quartus II中设计一个3-8译码器的过程如下： 1. 打开Quartus II软件，并创建一个新的项目。 2. 在项目管理器中，右键单击"Design Sources"文件夹，选择"New"，然后选择"Verilog HDL File"。 3. 在弹出的对话框中，输入文件名，例如"decoder.v"，然后点击"OK"。 4. 在新的Verilog文件中，使用Verilog语言编写3-8译码器的逻辑设计。 5. 3-8译码器由3个输入端口和8个输出端口组成。输入端口通常被命名为A、B和C，输出端口通常被命名为Y0到Y7。 6. 使用if-else语句或case语句来实现3-8译码器的逻辑功能。根据输入信号A、B和C的组合，将输出信号Y0到Y7的某个输出置为高电平，其余输出置为低电平。具体的逻辑功能可以根据需要进行编写。 7. 编写完成后，保存Verilog文件。 8. 在项目管理器中，右键单击"Design Sources"文件夹，选择"Add Existing Files"，然后选择刚才保存的Verilog文件。 9. 在项目管理器中，右键单击"EDA Tool Settings"文件夹，选择"EDA Tool Settings"。 10. 在弹出的对话框中，选择"Simulation"选项卡，然后选择仿真工具和仿真模型库。确保仿真工具和仿真模型库与你所使用的仿真平台相匹配。 11. 保存项目设置。 12. 在设计完成后，对项目进行编译和仿真。 以上步骤仅给出了在Quartus II中设计3-8译码器的大致过程。具体的设计过程还取决于你的具体需求和仿真平台。在设计之前，建议详细查阅Quartus II的用户手册和相关文档，以便更好地了解和应用工具的功能。 ### 回答3： quartus2是一款常用的数字逻辑设计软件，用于FPGA和CPLD设计。设计一个3-8译码器的过程如下： 1. 打开quartus2软件，创建一个新的工程文件，并选择相应的FPGA型号。 2. 在工程文件中创建新的设计文件，选择VHDL或Verilog作为设计语言。 3. 在设计文件中定义3-8译码器的输入和输出端口。 4. 使用if-else语句或case语句来实现3-8译码器的逻辑功能。例如，可以根据输入信号的不同取值，将输出信号设置为对应的“1”或“0”。 5. 通过quartus2提供的仿真工具，对设计文件进行功能仿真，检查译码器的逻辑功能是否正确。 6. 在quartus2的项目资源管理器中，选择FPGA器件并进行引脚分配，将设计的信号与FPGA芯片的IO引脚相连接。 7. 在quartus2的约束文件中，添加所需的时序约束，以确保设计能够在特定时钟频率下正常工作。 8. 使用quartus2提供的编译工具，对设计文件进行综合和布局布线。这将会生成一个可配置的bitstream文件，用于FPGA的实现。 9. 将生成的bitstream文件下载到目标FPGA芯片上进行编程。可以使用quartus2提供的烧录工具或外部烧录器。 10. 在FPGA芯片上进行硬件验证，检查实际的3-8译码器功能是否与设计一致。 总之，quartus2可以帮助设计人员进行FPGA和CPLD的数字逻辑设计，并提供了丰富的工具和功能来实现和验证设计。以上是使用quartus2进行3-8译码器设计的基本步骤和流程。

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