FPGA
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这个作者很懒,什么都没留下…
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解决 VM虚拟机客户机内核数量是设置的处理器内核数量一半的问题
解决 VM虚拟机客户机内核数量是设置的处理器内核数量一半的问题原创 2022-09-15 11:05:15 · 4114 阅读 · 0 评论 -
Vivado 2018.3 ILA的debug信息保存与读取
ILA使用原创 2022-09-06 16:20:58 · 2957 阅读 · 0 评论 -
vivado2018.3 打开原理图闪退-- 解决办法
vivado2018.3 打开原理图闪退-- 解决办法:不用vivado图标打开软件--》打开工程而是:将常用工程发快捷方式到桌面,点击“***.xpr - 快捷方式”直接打开。偌大个公司,各种bug。。。。...原创 2020-02-05 12:04:29 · 4140 阅读 · 8 评论 -
Ultra Edit64修改TAB键为4个空格
一般地,公司开发规范里面都会定义verilog的.v编辑时候的开始是4个空格。那么ue64位应该这样设置:高级–设置–编辑器–自动换行/制表符设置–然后勾选“用空格代替制表符”,制表站值 "4",缩进空格 "4";如下图所示:...原创 2020-02-03 11:42:08 · 2147 阅读 · 0 评论 -
Vivado2018.3 中调用 UltraEdit 方法
在vivado2017.4里面是Tools-->Setting-->Text Editor 然后“C:\Program Files\IDM Computer Solutions\UltraEdit\uedit64.exe [file name]-[line number]”在vivado2017.3里面要删去“-[line number]”...原创 2020-02-03 10:27:08 · 1809 阅读 · 1 评论 -
FPGA实现千兆网UDP通讯-1
近来要写一个udp的通讯,如下图所示:需传输数据--》UDP协议的数据+需传输数据--》IP协议的数据+UDP协议的数据+需传输数据--》前导码+MAC协议的数据+IP协议的数据+UDP协议的数据+需传输数据--》在RJ45可以量到的波形数据链路层到PHY之间的MII有好些种类:MII GMII RGMII SRGMII。在使用中需要注意使用哪一种:在硬件设计时候,...原创 2019-12-12 14:54:19 · 1789 阅读 · 0 评论 -
xilinx的vivado ip生成时候globe和out ofcontex per ip选项区别
在使用xilinx的vivado生成ip时候,有一个globe和out ofcontex per ip的选项,如下图:那么,选择哪一个呢?1: globe ---IP生成的文件将会和其他的用户文件一起进行综合2:out of context per ip--脱离上下文的模式,仅需要综合一次,且生成.dcp (design checkpoint)文件,工程要用到IP的时候,只需从.d...原创 2019-12-10 14:10:08 · 2116 阅读 · 0 评论 -
Xilinx FPGA引脚官网以及导入Excel编辑
在工程中,不可避免地需要分配管脚和经常查阅引脚信息,所以将Xilinx FPGA引脚相关信息整理:xilinx官方,关于fpga管脚的网址如下:https://china.xilinx.com/support/package-pinout-files.html可以看到现有全系列。以7A35T为例:找到对应封装芯片,点击下载,得到文件“xc7a35tfgg484pkg.txt”:...原创 2019-11-25 09:14:15 · 3748 阅读 · 1 评论