异步复位，同步释放

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module reset_best(clk,asyn_reset,syn_reset);
input clk;
input asyn_reset;
output syn_reset;
reg rst_s1;
reg rst_s2;
always@(posedge clk or negedge asyn_reset)
begin
    if(!asyn_reset) begin
        rst_s1<=1'b0;
        rst_s2<=1'b0;
    end
    else begin
        rst_s1<=1'b1;
        rst_s2<=rst_s1;
    end
end
assign syn_reset=rst_s2;

endmodule