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原创 primetime中的POCV变量设置及报告详解
同一块芯片上的晶体管会有变快或者变慢的现象，因此产生了OCV的概念。OCV在path上设置统一的derate，悲观度较高。 为了提高准确性，可以用下面的方法:AOCV(Advanced On-Chip Variation)POCV(Parametric On-Chip Variation)
2024-04-25 17:30:08
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原创 primetime如何做voltage scaling
存在这样的情况，标准单元库只有ssgnp0p72vm40c和ssgnp0p9vm40c的libs,但是我们希望它工作在ssgnp0p76vm40c，这样的话就需要用ssgnp0p72vm40c和ssgnp0p9vm40c的libs来scaling出ssgnp0p76vm40c的lib。
2024-07-25 17:18:41
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原创 primetime如何合并不同modes的libs到一个lib文件
merge_models command can merge multiple timing models together to be one.
2024-07-25 15:55:02
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原创 verilog/dc/fm中的undriven问题
undriven input pins和undriven output ports会比较严重，因为这两种情况不定态X会传递最终导致后面的逻辑出错。
2024-07-17 17:26:42
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原创 时序分析基本概念介绍——scan
scan 过程就是在scan的shift mode(scan enable=1)下，测试机台将test pattern load到scan chain上(slow clk)，然后在fast clk下进行launch和capture（AC测试）或在ate_clk(slow clk)下进行launch和capture(DC测试)。
2024-07-16 11:42:55
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原创 verilog基础语法入门
Verilog是一种基于硬件描述语言的编程语言，用以设计和模拟数字电路。它支持门级、寄存器传输级、行为级等多层次的建模方式，并可用于仿真、综合和验证数字电路。
2024-07-15 17:39:58
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原创 时序分析基本概念介绍——SI/crosstalk/delta delay/noise/timing Window
信号完整性（Signal Integrity）指的是在周围高频电磁干扰环境中依然能够保持信号稳定的能力；串扰（Crosstalk）指的是相邻的两条或多条net之间的耦合电容带来的相互影响。随着工艺越来越先进，布线密度越来越高，串扰带来的影响越来越重要。在先进工艺节点下，对于STA的check，通常会引入SI（signal integrity）分析。在芯片的电学特性中，时序、串扰和功耗是三项相互相关的重要分析内容。
2024-07-05 11:28:13
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原创 Static Timing Analysis(STA)概述
Static timing analysis is a method of validating the timing performance of a design by checking all possible paths for timing violations. PrimeTime breaks a design down into timing paths, calculates the signal propagation delay along each path.
2024-07-02 15:51:48
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原创 primetime中cell和net的OCV
在生产中，外界环境的各种变化，比如PVT，都可能会使芯片产生不同的误差。由于这些偏差的存在，不同晶圆之间，同一晶圆的不同芯片之间，同一芯片的不同区域之间，情况都是不相同的。而OCV就可以描述PVT在单个芯片所造成的影响，我们在时序分析时引入derate参数模拟OCV效应，其通过改变时延迟的早晚来影响设计。在设计中引入OCV的目的在于从设计角度考虑芯片在实际生产中可能出现的各种差异(variation)，从而适度增加设计余量(margin)，减少不必要的设计悲观量(pessimism)。
2024-07-01 19:36:11
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原创 时序分析基本概念介绍——min period 最小时钟周期
在memory 选型的时候，clock min period 是一个重要指标，需要根据电路实际的工作频率， clock 的uncertainty, Crosstalk, 工艺的Variation 来选定。
2024-06-27 17:35:57
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原创 时序分析基本概念介绍——min pulse width 最小脉冲宽度
min pulse width 是对信号高电平或低电平脉冲最小宽度的衡量，通常都只针对clock path 做min pulse width 检查。min pulse width ，全称为最小脉冲宽度检查。min pulse width用于检查时钟信号的波形是否处在一个合理的状态。时序单元对时钟的高电平和低电平的脉冲宽度有一定的要求，经过min pulse width检查可以获悉时钟信号的最小脉冲宽度是否满足了时序单元的要求。
2024-06-26 11:47:01
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原创 异步复位和同步释放
复位信号在数字电路里面的重要性仅次于时钟信号。对一个芯片来说，复位的主要目的是使芯片电路进入一个已知的，确定的状态，主要是触发器进入确定的状态。在一般情况下，芯片中的每个触发器都应该是可复位的。
2024-06-07 16:17:18
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原创 latch应用总结-Time Borrowing/Lockup/Gating Check
同步数字电路中主流还是用寄存器，但是锁存器(Latch)也不容忽视，它既能用作数据存储单元，又能作为时钟控制单元。
2024-06-06 14:04:33
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原创 时序分析基本概念介绍——建立时间和保持时间
静态时序分析中最基本的就是setup和hold时序分析，其检查的是触发器时钟端CK与数据输入端D之间的时序关系。解决时序收敛的问题也是静态时序分析中的主要任务。
2024-06-03 17:50:55
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原创 低功耗设计——UPF简介及编写流程
可以把芯片设计粗略分为三个部分：功能、时序和电源，它们分别对应RTL(functional behavior)、SDC和UPF(power behavior)三种设计文件。前端工程师对RTL和SDC是非常熟悉的，但是UPF（SNPS叫UPF，Cadence叫CPF）更多地是跟后端相关。
2024-05-31 17:19:15
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原创 亚稳态及跨时钟域问题
亚稳态与设计可靠性有非常密切的关系，因此，要减小亚稳态发生的概率，并降低系统对亚稳态错误的敏感程度来提高系统的稳定性、可靠性。
2024-05-28 19:48:25
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原创 时序分析基本概念介绍——时钟(create_clock/create_generated_clock/set_clock_uncertainty/set_clock_groups)
任何sdc首先定义的都是时钟。Clock主要包含Waveform、Uncertainty和Clock group的定义。我们把它们称为时钟的三要素，当然创建任何时钟都要检查一下这三者有没有定义正确。
2024-05-22 16:25:14
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原创 低功耗设计——Clock Gating详解
当数据无效时，将寄存器时钟关闭能够有效降低功耗， 是低功耗设计的重要方法之一。在基于AND门的gating技术中，建议使用下降沿触发的寄存器或来低电平有效的latch产生gating信号；在基于OR门的gating技术中，建议使用上升沿触发的寄存器或高电平有效的latch来产生gating信号，以确保满足时序要求。
2024-05-14 19:32:41
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原创 如何debug primetime中unconstrained path是什么原因导致的
当hierachy和flatten run 的timing结果差别很大时，有可能是sdc导致的，debug unconstrained path是什么原因导致的尤为重要， 这样就能快速定位到hier和flat sdc不一致的问题。
2024-05-10 19:10:35
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原创 primetime常用的debug命令及注意事项
本文仅仅简单介绍了几个常用的primetime指令的使用，而primetime提供了大量的命令，让用户能够更加高效、方便地使用Primetime软件, 提高工作效率。
2024-03-29 15:46:00
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原创 Formality中的verification_set_undriven_signals变量设置
对于design中出现的undriven signals，Formality默认设置是failing points，。因此首先确认设计中存在的这些undriven points是否是期望的，如果是期望的，在做formality时需要对verification_set_undriven_signals变量进行设置，这样才会succeed。
2023-06-30 17:05:16
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原创 linux命令提示符显示当前全路径的prompt配置
在使用linux shell窗口的时候大家喜欢根据自己的使用习惯配置左侧命令提示符的内容，比如显示当前目录的全路径，下面我就根据自己的使用经验详细说明一下配置cshell过程。
2023-06-30 14:39:44
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原创 Design Compiler中list和collection的区别
集合的操作和列表是不一样的，集合中的每个元素包含多个属性，因此列表可以直接echo显示，集合无法直接echo显示；另外，列表使用foreach遍历，而集合使用foreach_in_collection来遍历。
2023-06-29 14:36:57
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原创 formality形式验证debug failing points的步骤
formality 是synopsys 用来验证两个design是否等价的工具。一般情况下的failing points与setting有关，比如没有设置black box, scan related pins没有set_constant和set_dont_verify_points等，具体问题需要具体分析。
2023-06-25 10:59:32
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原创 linux查找文件的命令-find
find 是 Linux 中强大的搜索命令，不仅可以按照文件名搜索文件，还可以按照权限、大小、时间等来搜索文件。[root@localhost ~]# find 搜索路径 [选项] 搜索文件名 | 搜索文件大小 | 其他find 是比较特殊的命令，它有两个参数：第一个参数用来指定搜索的路径；第二个参数用来约束搜索的文件名。
2023-06-16 16:06:53
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原创 数字逻辑电路
这里写自定义目录标题数字逻辑电路组合逻辑电路组合逻辑电路概述组合逻辑电路原理图组合逻辑电路组成组合逻辑电路功能组合逻辑电路竞争冒险组合逻辑电路竞争冒险成因消除竞争冒险的方法：时序逻辑电路时序逻辑电路概述时序逻辑电路原理图时序逻辑电路组成时序逻辑电路功能时序逻辑电路分类逻辑功能描述方式时序电路的分析步骤时序电路的设计步骤数字逻辑电路数字电路的发展与模拟电路一样经历了由电子管、半导体分立器件到集成...
2019-11-11 16:14:24
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空空如也
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