- 博客(3)
- 资源 (3)
- 收藏
- 关注
RSS订阅原创 【厉害了FPGA】Verilog实现接收帧数据的一种方法（帧数据同步搜索检测）
FPGA和其他设备进行通信的时候，如果传输的是大量数据，肯定需要打包（组帧）进行传输，而且都需要有帧头和校验位来确保帧数据传输正确。今天说一下最近自己做的一个项目涉及到的这个问题。当FPGA作为接收端去接收帧数据的时候，即使保证一帧数据的帧头是正确的，而且校验位是正确的也不能百分百保证这帧数据正确接收了，可能情况：1、数据传输有错误，但是错误的数据也得到了一样正确的校验位；2、...
2018-03-20 22:09:49
14888
3
原创 【Verilog错误】Non-constant loop condition not supported for while .
while((rx_byte!=0)))//检测过程 begin //************ end如上图：报错内容提示没有确定的循环次数，不能生成硬件结果，所以这种while的没有固定循环次数的使用方法对于Verilog是不允许的，不同于C语言。...
2018-03-20 16:13:52
3885
原创 【厉害了FPGA】Verilog和VHDL对于一个always块或者一个process下的多个边沿触发事件处理
在我们设计FPGA数字电路的时候，经常会遇到多个边沿触发事件的情况： 比如： Verilog实例： 我们有两路时钟信号，一路是1HZ的信号，一路是10M的时钟信号，现在实现在1HZ信号上升沿的时候开始用10M信号对1HZ信号进行计数的功能，如下图： 1HZ信号触发开始计数功能，10M时钟信号触发计数寄存器+1操作。 实现代码：/**************对1...
2018-03-18 22:30:39
6528
CRC-16(Modbus)并行计算Verilog代码
2019-04-28
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人