四位全加器

最新推荐文章于 2024-08-26 17:13:16 发布

fyl2066

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文章标签： c#

本文链接：https://blog.csdn.net/fyl2066/article/details/125201421

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本文详细介绍了如何使用Verilog编写四位全加器的代码，并创建相应的激励模块。接着，指导读者如何在Modelsim中导入和编译代码，进行仿真操作，展示仿真过程。最后，讲解了在QuartusII中建立工程，导入代码并查看RTL原理图的步骤，为数字逻辑设计的学习提供了实践指导。

摘要由CSDN通过智能技术生成

一、编写四位全加器代码
二、编写四位全加器激励模块代码
三、将代码导入Modelsim进行仿真
1.导入全加器文件和激励模块代码
2.编译
3.仿真
4.运行得到仿真图
四、在QuartusII中建立工程导入代码查看RTL原理图
1.打开Quartusll新建工程
！！！注意！！！
2.将代码加入工程并编译
3.调出RTL原理图
一、编写四位全加器代码
四位全加器代码

module add_4
(
   input[3:0] a,b,
   output[3:0] sum,
   output cout,
   input cin
);
assign{cout,sum} = a+b+cin;
endmodule
二、编写四位全加器激励模块代码
四位全加器激励模块代码

module adder_4();
wire[3:0] sum;
wire cout;
reg[3:0] a,b;
reg cin;
initial
begin
#0 a = 4'b0001; b = 4'b1010; cin = 1'b0;
#5 a = 4'b0010; b = 4'b1010; cin = 1'b1;
#5 a = 4'b0010; b = 4'b1110; cin = 1'b0;
#5 a = 4'b0011; b = 4'b1100; cin = 1'b1;
#5 a = 4'b0111; b = 4'b1001; cin = 1'b0;
#5 a = 4'b0001; b = 4'b1100; cin = 1'b1;
#5 a = 4'b0011; b = 4'b1100; cin = 1'b0;
#5 a = 4'b0111; b = 4'b1111; cin = 1'b1;
#5 $finish;
end
add_4 u1(.a(a),.b(b),.cin(cin),.sum(sum),.cout(cout));
endmodule
三、将代码导入Modelsim进行仿真