Synopsys 各软件 Verdi VCS DC PT详细破解说明

本文档对ictown.comSynopsys破解说明文档进行了补充。本文在转载的基础上根据实际安装破解的流程做了补充编辑。仅作学术交流之用。

本破解已经验证适用2012.03以上各个版本,包括2015.06

1.下载对应版本的安装包

2.安装Installer_v3.2并进入对应的文件夹,

运行打开安装界面,按提示进行操作。若界面打不开也可以使用命令行方式安装。注意不允许使用root 安装,这点与一般软件有区别,因此安装目录放置在普通用户目录中

3.下载SCL11.9,同样使用installer_v3.2安装。Synopsys的软件破解文件统一使用SCL管理,因此安装verdi VCS synplify之前切记安装 SCL,否则无法破解。且统一使用同一各破解文件synopsys.dat

4.选择对应的spf安装包的存放路径,并进行安装

5.下载NewSynopsysLicmaker.zip破解包,存放于windows客户端中

6.双击打开LicGen.exe,open打开对应的lpd文件,选择custom并输入目标linux主机的hostid(linux主机的MAC地址,命令ifconfig 查询eth_addr),生成对应的synopsys.dat文件,拷贝到Synopsys SSS Feature Keygen目录:

7.进入DOS界面,cd进入对应的Synopsys SSS Feature Keygen破解文件夹,输入:

sssverify synopsys.dat

注意synopsys.dat的路径

得到SECRET DATA

8、再双击打开KeyGen.exe,填入上一步得到的SECRET DATA和第2步使用的hostid(即MAC地址)

Generate之后在本目录下会产生一个license.dat文件。

9.将license.dat中的SSS拷贝到synopsys.dat。如:

INCREMENT SSS snpslmd 1.0 31-dec-2020uncounted BD48E7FB475E4BB7E68F \

       VENDOR_STRING="4632bb746a 85d97 583cb e754c 615b8 32c90 1ff55 \

       e6b1e102" HOSTID=xxxxxxxxxxxxx ISSUER="Synopsys Inc. [12/28/2012 \

       10:00:0019688]" NOTICE="Licensed to mammoth//ZWT 2006 [PLEASE DO \

       NOT DELETE THIS SSS KEY]"SN=RK:0:0:1 START=1-jan-2006

10.修改synopsys.dat的头两句,如:

SERVER <host_name> xxxxxxxxxxxx 27000

VENDOR snpslmd  /tool/synopsys/scl11.9/linux/bin/ snpslmd

DAEMON snpslmd  /tool/synopsys/scl11.9/linux/bin/ snpslmd

其中:snpslmd指先前安装在本地的SCL的snpslmd,替换HOSTID xxxxxxxxxxxx linux主机MAC地址,host_name 在linux命令hostname查询。可能会出现两行SERVER 的信息,只保留一行即可。可对照下图。

注意:有些破解说明文档中有用scl下的sssverify对synopsys.dat check的步骤,笔者也尝试了,竟然FAILED, 搞得很不爽,以为破解又失败。实际上完成11步后不用理会check也是能破解成功的。

11、上传linux主机后修改后的的synopsys.dat,设置.bashrc

主要是设置SNPSLMD_LICENSE_FILELM_LICENSE_FILE 这两个环境变量。

若安装了其他软件,依次将其路径加入。即可打开软件。

 

Synopsys系列软件下载链接:

http://www.ictown.com/forum.php?mod=viewthread&tid=99914

### 数字IC虚拟机的操作方法教程 #### 一、虚拟机概述 数字IC虚拟机是一种专门为集成电路设计人员准备的学习工具,通常集成了多种EDA软件和开发环境。例如,IC_EDA_LITE虚拟机提供了诸如Questasim、VCSVerdi等仿真工具,以及DC(Design Compiler)、Lib_Compile、PT(PrimeTime)、SpyGlass等综合与时序分析工具[^2]。 这种虚拟机还包含了UVM库、RISC-V工具链以及其他必要的工艺库,能够支持从RTL编码到功能仿真的全流程学习与实践。为了确保正常运行,建议使用与虚拟机版本匹配的VMware Workstation Pro来加载并管理虚拟机实例[^1]。 --- #### 二、虚拟机的获取与安装 1. **下载虚拟机文件** - 下载地址通常由分享者提供,需注意的是虚拟机会被分割成多个压缩部分。务必逐一下载所有分卷文件,并将其保存在同一目录下以便后续解压。 - 解压完成后应检查磁盘空间是否充足(推荐预留至少60GB的空间),因为随着使用过程中的数据积累,实际占用可能会超出初始大小。 2. **配置VMware环境** 启动VMware后,在菜单栏选择“打开虚拟机”,定位至已解压好的`.vmx`文件路径完成导入操作。随后调整硬件资源分配参数如CPU核心数、内存容量等以适应具体需求。 3. **登录与初始化** 成功启动虚拟机之后,默认用户名密码一般会在发布文档里注明,请按照提示输入相应凭证进入桌面环境。初次开机可能需要执行一些基础设置比如更新系统或者安装额外驱动程序。 --- #### 三、常用EDA工具简介及其基本用法 以下是几个典型EDA应用的功能描述及简单入门指南: 1. **ModelSim/QuestaSim (波形查看器 & HDL调试平台)** ModelSim系列属于主流HDL模拟解决方案之一,适用于验证Verilog/VHDL代码逻辑正确性的场景。对于指定时间段内的电路行为观察可通过如下两种途径实现: - 方法一:利用命令行模式发出指令。“Run”语句后面附加目标持续长度单位即可控制推进进度,例如`run 200ns`表示前进200纳秒[^3]; - 方法二:借助GUI界面上的相关按钮快速跳转至特定时刻点。 2. **Synopsys Design Compiler (ASIC RTL-to-Gate Synthesis Tool)** DC主要用于将高层次抽象表述转换为门级网表形式的过程当中发挥重要作用。其脚本编写遵循TCL语法结构,下面给出一段简化版流程示范代码用于阐述自动化合成作业的大致框架: ```tcl set search_path {./src ./lib} read_verilog top_module.v link current_design top_module check_design source constraints.sdc compile_ultra write_file -format verilog -hierarchy -output netlist/top_gate.v ``` 3. **Cadence PrimeTime (Static Timing Analysis Utility)** PT专注于静态时序检验环节,旨在发现潜在违反约束条件的情况从而优化整体性能表现指标。同样依赖于TCL接口调用各项子任务函数构成完整的STA工作流片段展示如下所示: ```tcl create_clock -name clk -period 10 [get_ports clk_pin] set_input_delay -clock clk 2 [all_inputs] set_output_delay -clock clk 1 [all_outputs] report_timing -path full -delay max -nworst 1 -max_paths 5 ``` 4. **Mentor Graphics Questa Verification IP for UVM** 提供了一套标准化测试平台构建机制帮助开发者更高效地开展覆盖率驱动型随机激励生成活动。预置组件覆盖广泛范围包括但不限于寄存器映射访问序列定义模板等等。 --- #### 四、注意事项 - 遵守版权规定仅限私人用途不得擅自传播或商业化运作该类资源。 - 定期备份重要资料以防意外丢失造成不可挽回损失。 - 若遇到兼容性难题可以尝试升级主机端应用程序版本号直至找到最佳适配组合为止。 ---
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