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RSS订阅原创 跨时钟域（CDC）电路的全面验证
摘要：跨时钟域（CDC）电路验证需综合运用静态分析、动态仿真和形式化验证。静态分析通过工具（如SpyGlass）检查同步器合规性、FIFO指针逻辑等；动态仿真测试功能正确性，包括极限带宽和时钟跳变场景；形式化验证数学证明关键模块的正确性。后端需正确约束异步时钟域，硬件原型验证则确认实际性能。这些方法共同确保异步数据传输的可靠性和完整性。（149字）
2025-12-18 16:44:02
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原创 MCU中PFD(Power Fail Detect)和PVD(Programmable Voltage Detector)的区别？
答：MCU电源监控领域，PFD(Power Fail Detect)和PVD(Programmable Voltage Detector)指的是完全相同的功能，只是不同厂商使用了不同的缩写方式。1. 厂商习惯差异： STMicroelectronics等厂商使用PVD(Programmable Voltage Detector)，部分厂商(如盛群Holtek)使用PFD(Power Fail Detector)PVD强调"可编程阈值"特性 ◦ PFD强调"电源故障检测"功能。2. 功能描述角度不同： ◦。
2025-12-03 10:58:14
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原创 2v1带您实战12nm高级数字后端
本文介绍了景芯12nm车规中后端UPF实战训练营课程，采用文档+一对一辅导模式，基于景芯SoCHD6860项目中的车规处理器进行全流程培训。课程涵盖芯片DFT+后端物理实现全流程，包括partition、PR、时序分析、功耗优化等，使用innovus/tessent等工具链。重点讲解了FinFET工艺在12nm节点的技术难点，如3D结构建模、复杂寄生参数提取等。课程还包含2.5GHz高性能CPU实战项目，涉及多电压域设计、时钟树优化等先进技术。学员反馈课程全面实用，通过真实项目实践显著提升后端设计能力，特别
2025-10-30 21:56:47
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原创 DFT—详解Test Point
摘要：TestPoint技术是芯片可测性设计(DFT)的核心手段，通过插入专用逻辑节点提升内部信号的可控性与可观测性。主要分为可控性测试点(增加Mux或逻辑门)和可观测性测试点(连接扫描寄存器)两类，前者可能影响时序但能激活故障检测，后者不干扰电路路径。科学的TestPoint插入流程包括故障覆盖率分析、位置优化和多轮验证。虽然会增加芯片面积和功耗，但能显著提升测试覆盖率、减少测试向量数量。实际应用中需遵循工具驱动分析、严控数量、避开关键路径等原则，在先进工艺节点和关键领域尤为重要。
2025-10-29 19:23:09
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原创 时钟门控ICG单元的timing问题
摘要：本文探讨数字IC后端设计中ICG（集成门控时钟）时序违例问题，重点分析reg2cgate路径的setup违例成因。由于ICG不在时钟树平衡范围内，其时钟延迟通常小于寄存器时钟延迟，导致setup违例。解决方法包括：1）将ICG靠近寄存器布局；2）使用set_clock_gating_check加强约束；3）在place阶段设置负时钟延迟补偿；4）CTS阶段设置插入延迟。文章还澄清了set_clock_gating_check对ICG同样有效，并介绍了ICG的clone/de-clone优化策略。这些方
2025-10-14 09:47:34
841
原创 时钟门控ICG单元的timing问题
本文探讨了数字IC设计中门控时钟(ICG)的时序收敛问题，重点分析了ICG单元在setup时序检查中易出现违例的原因及优化方法。文章指出，由于ICG单元不在时钟树平衡范围内，其时钟路径延迟通常小于后续寄存器，导致setup时序难以满足。提出的解决方案包括：1）将ICG尽量靠近受控寄存器放置；2）使用set_clock_gating_check命令加强时序约束；3）在布局阶段设置负时钟延迟；4）CTS阶段设置插入延迟。同时强调set_clock_gating_check命令对ICG单元同样有效，并介绍了ICG
2025-10-10 23:14:01
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原创 一颗3nm芯片还没卖，先烧一个亿
芯片流片成本惊人，工艺越先进烧钱越狠：3nm一次流片高达1亿美元，28nm也要200万美元。主要成本来自掩膜版（3nm需140+层，超1100万美元）和晶圆（3nm单片近2万美元）。以12nm安防芯片为例，首轮验证20片就需621万美元，单颗成本776美元；量产5000片才能摊薄至17美元/颗。40nm芯片验证10片成本94万美元，量产1万片才能将掩膜成本占比从94%降至2%。此外还需支付IP授权（150万美元起）、EDA工具和百万年薪团队等隐性成本，堪称"点亮即豪赌"的硬科技行业。
2025-09-15 21:24:25
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原创 数字后端tap cell：新老工艺tap cell区别
它的主要作用是为晶体管所在的“衬底”和“阱”提供稳定的电位连接，最终接到电源（VDD）或地（VSS）网络。当这些单元在版图上紧密排列在一起时，它们自带的Tap点就会自然连接成网，形成一个完整的、覆盖整个芯片的电位连接网络。为了保持Tap网络的连续性，单元必须紧密排列，不能随意留空，这给后期布线优化带来了限制。然而，在先进工艺中，与Latch-up带来的巨大风险相比，这微小的面积代价是完全值得且必须接受的。具体数值取决于工艺厂规定的间距——规则越严苛（间距越小），插入的密度就越高，面积开销也相应越大。
2025-09-01 18:00:56
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原创 【数字IC后端】引导时钟树CTS的生成方向之anchor driver
【思考】注意，景芯12nm车规后端项目给DFT cell划定了一个region如下，我们的occ模块在place阶段被设置的guide，导致anchor无法被place到指定的loc处。假设对于这个mux，我们想让CTS工具在生成Clock Tree的时候，先走到芯片的中央，再进行CTS。正如我们上面所说，我们需要在芯片的中央埋下一个anchor driver。Clock Tree基于某些特殊的需求，我们可能需要人为地控制CTS的生成方向。于是，我们可以引入anchor driver来实现引导。
2025-08-28 18:03:30
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原创 芯片制造大厂收购芯片设计公司？中立性呢
格芯与MIPS的这场联姻，其实早有技术脉络可寻。RISC-V生态终于有了能与ARM 抗衡的量产组合 ——MIPS的中断响应速度比ARM Cortex-R5 快18%，搭配格芯的车规级制造能力，直接冲击ARM在车载控制芯片 70%的市场份额。像台积电这样以“中立、不与客户竞争”为立身之本的纯代工厂，如果收购一家设计公司，其“中立性”将受到根本性质疑，可能导致其他大客户（如苹果、高通、英伟达、AMD、联发科等）转单或分散订单给竞争对手（三星、英特尔），造成巨大损失。而言，“中立性”的丧失可能是灾难性的。
2025-07-27 16:09:54
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原创 呕心沥血——景芯12nm车规中后端UPF hierarchy实战项目
12nm及以下节点采用FinFET结构，FinFET通过三维立体结构（鳍片）增强栅极对沟道的控制，显著降低了漏电流（Leakage Power），同时提高了驱动电流（性能），解决了传统平面晶体管（Planar FET）在更小节点下的漏电流和功耗失控问题。：在12nm及以下节点，量子效应、工艺波动（PVT）、寄生效应（RC Delay）、电迁移（EM）等问题更加显著，后端工程师需要应对更复杂的时序收敛（Timing Closure）、信号完整性（SI）和功耗优化（如动态IR Drop）。
2025-07-06 15:33:08
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原创 最强12nm车规中后端实战课！
12nm及以下节点采用FinFET结构，FinFET通过三维立体结构（鳍片）增强栅极对沟道的控制，显著降低了漏电流（Leakage Power），同时提高了驱动电流（性能），解决了传统平面晶体管（Planar FET）在更小节点下的漏电流和功耗失控问题。：在12nm及以下节点，量子效应、工艺波动（PVT）、寄生效应（RC Delay）、电迁移（EM）等问题更加显著，后端工程师需要应对更复杂的时序收敛（Timing Closure）、信号完整性（SI）和功耗优化（如动态IR Drop）。
2025-06-07 13:30:33
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原创 芯片测试：漏电流（Leakage）和IDDQ
在早期工艺（微米时代），IDDQ是缺陷检测的“神器”，但随着工艺进入纳米级，正常漏电流本就很高，缺陷信号容易被淹没，IDDQ的江湖地位逐渐被动态测试等技术取代。它像芯片的“基础代谢”，工艺越先进（比如7nm、5nm），漏电流越严重，直接影响功耗和续航。它们都盯着静态电流，但一个是为了“活得久”（低功耗），一个是为了“没毛病”（零缺陷）。在摩尔定律的狂奔中，这对“电流CP”的故事，还会继续上演。当芯片处于“待机模式”（逻辑状态稳定）时，理论上电流应该趋近于零，但现实中总有“不听话”的电流悄悄流动，这就是。
2025-04-15 12:31:32
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原创 【车规芯片】如何引导时钟树生长方向
景芯课程视频和实践相结合的授课方式也非常有效，课程的课程视频会大量讲解一些原理性的内容，比如MCMM、UPF的一些基本概念和环境配置、时钟树的基本理论和该项目的时钟树结构的设计方法、顶层模块的时序约束、POCV/SOCV时序报告解读等等，而上机实践的部分则需要自己动手跑脚本，发现bug并尝试解决，锻炼工程能力。让我眼前一亮的有两点，一个是12nm的电源网络的via pillar处理方式，另一个是ICG单元的特殊处理和整个时钟网络的balance，还是学到不少新东西的。请问，为何要做短时钟树？
2025-03-04 13:53:34
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原创 case、casez、casex语句区别
注意，上表中，1z和1x匹配上了，x在casez中与z匹配的事实给我们x在casez中被视为无关紧要这样的错觉。首先看case，对于case语句来说，每一种情况都会识别（1/0/z/x）。3. casez和casex里面的x、z都会被综合工具认为是don't care，所以casez和casex综合出的电路是一致的。2. case(不是casez/casex)里面的x和z，其分支都会被综合工具认为是不可达到的状态就被去掉了。1. case综合出来的电路可能不同于casez/casex综合出来的电路。
2025-03-03 15:44:05
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原创 芯片工程师不该跳槽的10种情况
最近很多景芯小伙伴问我关于offer选择、是否离职的问题，芯片工程师是技术门槛高、经验积累周期长的职业，在考虑跳槽时需要格外谨慎，每个景芯小伙伴情况都不同，但是小编有一些不建议跳槽的情况，不吐不快！：行业都在裁员过冬，你潇洒裸辞？：在的大佬带你飞（还帮你改代码），新公司领导可能让你背锅（还抢你咖啡）。从前公司是“技术乌托邦”，跳槽后可能是“狼性奋斗逼集中营”——狼是真的，肉是画的。芯片研发周期长（可能长达1-3年），若在关键阶段（如流片验证、调试优化）离职，可能导致技术闭环经验缺失，影响个人履历深度。
2025-03-01 12:39:54
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原创 阅读别人的RTL代码，怎么防秃？
掌握组合逻辑（如多路复用器、加法器）和时序逻辑（如触发器、计数器、状态机）的硬件实现。从顶层模块的输入/输出端口开始，逐层跟踪关键信号（如控制信号、数据总线）的传递路径。跟踪信号要像查水表：从总阀门（顶层）出发，挨家挨户看数据流怎么被二姨三舅（子模块）克扣。块如何对应寄存器或组合逻辑）。综合工具像翻译官，能把你的阳春白雪Verilog翻译成下里巴人电路——但经常夹带私货（比如把你的优雅代码变成一坨门电路毛线团）。掌握Verilog/VHDL的核心语法（如阻塞赋值与非阻塞赋值的区别、时序逻辑的建模方式）。
2025-02-28 14:39:12
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原创 MIPI DPHY时钟和CSI2的时钟分别应该是多少？
景芯学员要注意，设计需确保 CSI-2 的有效带宽 ≥ 摄像头输出的像素数据速率，同时匹配 D-PHY 的物理层能力。，即每个时钟周期传输 2 位数据（上升沿和下降沿各 1 位）。D-PHY 时钟频率 = 物理层数据速率 / 2。MIPI D-PHY 是物理层接口标准，负责实际的信号传输。CSI-2 是协议层标准，运行在 D-PHY 物理层之上。）与图像传感器的像素输出速率直接相关，但需考虑协议开销。若 D-PHY 的数据速率为。MIPI D-PHY 的时钟。（每像素 10 位）。（每秒 60 帧）。
2025-02-27 15:21:30
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原创 Cache中的set和way是啥？
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2025-02-15 22:39:49
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原创 innovus如何分步长func和dft时钟
在Innovus工具中，分步处理功能时钟（func clock）和DFT时钟（如扫描测试时钟）需要结合设计模式（Function Mode和DFT Mode）进行约束定义、时钟树综合（CTS）和时序分析。set_analysis_view -setup {dft_view} -hold {dft_view} # DFT模式分析。set_analysis_view -setup {func_view} -hold {func_view} # 功能模式分析。
2025-02-11 22:52:08
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原创 景芯SoC【验证】实战课
小编分享了一些芯片全流程知识在知识星球，包括设计、验证、DFT、后端全流程知识以及大量技术文档，如果你和我一样渴求知识，渴求进步，那么欢迎您加入讨论学习，共同进步！终身辅导、一对一辅导，手把手教您完成SoC全流程设计，从入门到进阶，带您掌握SoC芯片架构、算法、设计、验证、DFT、后端及低功耗全流程！
2025-01-11 15:12:15
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原创 景芯SOC设计实战
小编分享了一些芯片全流程知识在知识星球，包括设计、验证、DFT、后端全流程知识以及大量技术文档，如果你和我一样渴求知识，渴求进步，那么欢迎您加入讨论学习，共同进步！终身辅导、一对一辅导，手把手教您完成SoC全流程设计，从入门到进阶，带您掌握SoC芯片架构、算法、设计、验证、DFT、后端及低功耗全流程！
2025-01-11 00:08:26
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原创 这3个DFT端口您清楚吗
因为这三个信号我是在我的rtl层级代码中添加这三个信号，在我后续添加EDT、OCC等模块的时候，这三个信号会作为添加的OCC、EDT等模块的一部分信号。【问题】请问，我刚才突然有一个思路，对于physical_block层级，添加scan_en、edt_update、 test_clock这三个信号，我可不可以在我想指定的IP的顶层先手动添加scan_en、edt_update、 test_clock这三个信号呢。【问题】请问在注册如下这三个信号的时候，一般是将这三个信号跟电路现有的信号进行连接嘛？
2024-12-26 10:19:48
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原创 景芯SoC v4.0芯片全流程实战
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-12-03 17:20:40
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原创 一文看懂ARM Cortex-V8 V9架构
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-09-15 09:44:37
5703
原创 一文看懂DDR4控制器的DIMM
带寄存器的存储模组（RegisterDualInlineMemoryModule），简称RDIMM，特点是存储模组控制线路和地址线路先连接寄存器后再接入到控制器的封装引脚，而数据信号线路与控制器的封装引脚采用直接连接的方式。因此，一个Rank就是指一组内存颗粒的CS信号被连在一起，并由内存控制器单独的一根CS_N信号控制，共同组成位宽为64bit（不带ECC）或72bit（带ECC）的存储阵列，共同完成一条内存通道下发的指令。---------------------分割线。什么是SODIMM?
2024-09-09 23:20:13
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原创 景芯SoC A72实战反馈
景芯视频和实践相结合的授课方式也非常有效，视频会大量讲解一些原理性的内容，比如MCMM、UPF的一些基本概念和环境配置、时钟树的基本理论和该项目的时钟树结构的设计方法、顶层模块的时序约束、POCV/SOCV时序报告解读等等，而上机实践的部分则需要自己动手跑脚本，发现bug并尝试解决，锻炼工程能力。我觉得最值的一点就是有专门的工程师全程答疑，工程师回消息特别快，解决方案也很细致，除了解决一些具体的bug之外，有时候还会讲解一些原理性的内容，分享一些工程经验等等，真的能学到很多除脚本之外的东西！
2024-08-28 23:25:29
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原创 【芯片CDC/RDC】如何解决RDC问题
SoC设计除了包含多个电压域、多个时钟域外还包含了多个异步复位域。如果SoC中存在跨异步复位域时，同样经常会遇到亚稳态的问题。对于有多个异步复位域的设计，如果某个异步复位在复位时，其复位的信号可能正好落在接收时钟的建立和保持时间窗口内，如下图所示，采集到的信号q2可能为亚稳态，从而造成仿真行为和真实行为的不一致。上面的电路中， 两个触发器都有不同的复位源，即rst1和rst2。
2024-08-28 19:08:56
4233
原创 一文看懂multi-bit cell
比如，2bit single-bit DFF本来被place在不同位置，若合同为2bit的multi-bit DFF后，routing连线可能反而更长，增加了路径延迟，工具会采用buffering、sizing的优化方式优化时序，若依然不能满足timing，那么multi-bit cell不如拆分成single-bit cell，因为single-bit cell可以更方便resize、move。再分享个例子，比如，Cortex-A72低功耗设计，这个switch cell是双开关吗？
2024-08-14 23:35:42
4218
原创 景芯SoC训练营DFT debug
大家记住，修改代码一定要慎之又慎，不能随意改，而且改了代码一定要做lint、spyglass，保证语法OK，仿真OK。景芯VIP学员说看了几遍还是正确指定了时钟，没有头绪。我们知道，在下图EN端输出X时，DFF的clk端将是X，于是就会产生C1的 violation，那么如果或门换成与门呢？遇到这个问题第一反映一定是确认时钟，于是小编让学员去排查add_clock是否指定了时钟，指定的时钟位置是否正确。如果EN是X，那么与门依然输出X到DFF的clk，造成DFF无法上链，也会造成覆盖率下降。
2024-07-08 21:42:36
679
原创 还分不清电平中断、边沿中端？
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-06-25 23:51:50
2244
原创 景芯SoC A72 12nm TOP的时钟树分析（二）
innovus的ctslog中的Clock DAG信息可以报出来CTS主要运行步骤的关键信息，比如clustering，balancing做完后的clock tree的长度，clock tree上所用的buffer、inverter，icg cell数量，clock skew等信息。
2024-06-20 23:26:18
1701
原创 AXI三板斧之Outstanding、Out-of-order、interleaving
out-of-order，连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，如果地址1对应的slave是busy，数据暂时无法写入，而地址2对应的slave是idle，那么数据可以先写入slave2，即先完成后发的地址2的操作，再完成地址1的写操作，这就是out-of-order。比如，可以连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，最后依次等待地址1的响应和地址2的响应。请问，AXI Outstanding特性相比AHB的时序特性提高在哪里？
2024-06-19 21:11:09
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原创 景芯SoC A72的时钟树分析
innovus的ctslog中的Clock DAG信息可以报出来CTS主要运行步骤的关键信息，比如clustering，balancing做完后的clock tree的长度，clock tree上所用的buffer、inverter，icg cell数量，clock skew等信息。可以看到cell、sink的counts，也可以看到BUF、ICG的数量，接下来我们来看看景芯SoC A72 TOP的CLOCK ID和BUF个数的变化吧。先看下景芯SoC A72项目的cts latency变化过程。
2024-06-13 23:06:25
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原创 先进工艺的DPT技术
总不能只接一个via吧。所以前后一样的，一般综合做multibit的merge split。掌握Stapling技术，实战power switch cell的布局和特殊走线的方法学，掌握CPU子系统的powerplan规划及实现，保证CPU子系统和顶层PG的alignment。以上就是今天分享的内容，如果您和小编一样渴求进步，想掌握芯片设计全流程，欢迎加入小编知识星球，疯狂成长，一起进步！以上就是今天分享的内容，如果您和小编一样渴求进步，想掌握芯片设计全流程，欢迎加入小编知识星球，疯狂成长，一起进步！
2024-06-04 12:45:08
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原创 详解寄存器模型reg_model的auto_predict
DUT的配置寄存器的值是实际值，reg_model有镜像值、期望值的概念。镜像值：存放我们认为此时DUT里寄存器的实际值。期望值：存放我们期望DUT寄存器被赋予的值。那么怎么更新reg_model里面的镜像值呢？有三种方式更新reg_model里面的镜像值。
2024-06-01 15:02:09
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原创 为什么要用虚拟时钟Virtual clock？
但是，芯片timing sign off阶段会偶尔遇到IO时序少量违例，比如，输入reg的hold违例、输出reg的setup违例，本质原因是EDA时序分析工具会在输出输入外部假定一个理想化的不带clock propagation time的寄存器做时序分析。在约束set_input_delay/set_output_delay时，可以指定真实时钟CLKP，也可以指定虚拟时钟vCLKP，并且创建与CLKP同频率的虚拟时钟vCLKP时，无需指定时钟端口，参考脚本如下：。
2024-05-24 18:00:43
3087
sdf_3.0.pdf
2020-09-16
空空如也
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