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原创 异步复位同步释放

在设计中我们一般都采用异步复位的设计方法,但是对于异步复位而言(假设是低电平有效),如果我们的复位信号释放的时候,如果和时钟沿太接近了就会导致D触发器处于亚稳态。为了避免亚稳态的产生我们一般采用的复位方法是“异步复位、同步释放”!     所谓的异步复位就是复位的时候我们不考虑时钟的影响,只要有复位信号就产生复位,它只是一个组合逻辑。而同步释放就是复位信号得消失要遵循时钟的指令,必须与时钟进行同

2015-07-23 14:59:42 906

原创 同步复位与异步复位比较分析

置位与复位:置位就是将初始状态变为1;复位就是将初始状态变为0. 同步复位原理:同步复位是指只有在时钟沿到来的时候复位信号才起作用。复位信号时间应该持续一个时钟周期才能保证系统稳定。 异步复位原理:与时钟沿无关只要有复位信号到来就执行复位。这时我们需要将复位信号置于always的事件控制括号中。 1.同步复位 如果我们设置的为上升沿采样数据的话,同步复位只有在上升沿到来时才会产生复

2015-07-15 10:37:12 1082

原创 时钟的奇数分频

在时钟分频技术中,对于偶数倍分频是比较好做的,实现2N倍的分频,只需计数到N,然后让时钟进行翻转即可。 但是在奇数倍分频中,我们总会面0.5的关系。例如实现5倍分频,也就是计数到2.5,然后时钟进行翻转。可是2.5是没有办法计数的。因此我们就得另寻它法了。 假如我们有两个时钟,clk1和clk2。如果时钟clk1的高电平持续2个周期,而clk2的低电平持续3个时钟周期,并且两者的时间错开半个周

2015-07-15 09:47:18 2779

科技周期研究报告的凑字数

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2021-06-26

2021年中国半导体行业发展研究报告(免费).pdf

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2021-06-26

Verilog HDL数字设计与综合 (第二版)

Verilog HDL数字设计与综合 (第二版)。夏宇闻翻译的国外FPGA的教材,很实用

2014-08-13

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